TA的每日心情 | 开心 2024-12-19 15:41 |
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本文翻译自Using Digital Clock Managers (DCMs) in Spartan-3 FPGAs
7 k2 X5 H" c( ^DCM主要功能4 v+ m$ ^* N# W0 [- F0 Y& I3 \
1. 分频倍频:DCM可以将输入时钟进行multiply或者divide,从而得到新的输出时钟。( Q+ L+ T3 k( O r* c u$ v4 P
2. 去skew:DCM还可以消除clock的skew,所谓skew就是由于传输引起的同一时钟到达不同地点的延迟差。
4 s$ Z- ?* @8 \: k. L* \3. 相移:DCM还可以实现对输入时钟的相移输出,这个相移一般是时钟周期的一个分数。3 c* r$ a/ i" _) _3 a, S
4. 全局时钟:DCM和FPGA内部的全局时钟分配网络紧密结合,因此性能优异。
4 v1 [ p% k& N5. 电平转换:通过DCM,可以输出不同电平标准的时钟。
5 W- J2 M' R% q! J9 |DCM的特点与能力(Spartan-3系列为例)- 数量:4 DCM / FPGA(也有例外)
1 U( H8 Z" I6 _6 C* ^( H3 y k-- 应该够用了 - 数字频率综合器输入(CLKIN):1-280MHz
- 延迟锁相环输入(CLKIN):18-280MHz
- 时钟输入源(CLKIN):, P9 q% @& I& P6 O" G
Global buffer input pad
+ H! S( U4 ], D; ]/ O Global buffer output M+ N. p6 }2 u& G
General-purpose I/O (no deskew)
1 E1 F$ E* U U3 B Internal logic (no deskew)
* x1 S" c& ~0 s8 g-- 上面最后两个分别是外部的普通IO口和内部的逻辑,没有deskew,所以时钟质量不会很好。 - 频率综合器输出(CLKFX、CLKFX180):是CLKIN的M/D倍,其中% H( i5 C1 `8 z* k, d( U7 u: y; w
M=2..32
0 }$ N2 [0 R& [2 [) q# j5 m D=1..32
, s( q, M9 H+ ^-- 这样看来最大能倍频32倍,最小能16分频。 - 时钟dividor输出(CLKDV):是CLKIN的下列分频2 T& A$ f, U D5 }, X; C3 c
1.5, 2, 2.5, 3, 3.5, 4, 4.5, 5, 5.5, 6, 6.5, 7, 7.5, 8, 9, 10, 11, 12, 13, 14, 15, or 163 ~! r: P- Z4 p: m) e7 f
-- 发现没有,最大的分频也是16。不过能支持半分频,比用频率综合器方便。 - 倍频输出(CLK2X、CLK2X180):CLKIN的2倍频
- 时钟conditioning、占空比调整:这个对所有时钟输出都施加,占空比为50%。
- 1/4周期相移输出(CLK0/90/180/270):是CLKIN的1/4周期相移输出。
- 半周期相移输出(CLK0/180、CLK2X/180、CLKFX/180):相差为180度的成对时钟输出。
- 相移精度:最高精度为时钟周期的1/256。
- 时钟输出:9个
+ Z% f' N! t4 f2 K 到全局时钟网的时钟输出:最多9个中的4个
# s3 L; g9 B6 n$ W1 u, ~% e 到General purpose互联:最多9个
! S \/ Q- w% b: W 到输出脚:最多9个
: r9 j) v6 @7 n7 T- n. m8 W( Q-- 可见9个时钟输出可以随意链接内部信号或者外部输出,但是进入全局时钟网的路径最多只有4个。
8 p4 o# f! g/ aDCM的位置在哪?; y1 ?4 n3 r" M5 \* `( C
我们以Spartan3系列为例。
) v% |8 |0 h" i, b& G* w- }5 }, TFPGA看上去就是一个四方形。最边缘是IO pad了。8 [% K9 U/ N6 I& K& d c9 p
除去IO pad,内部还是一个四方形。- H) E! h* X+ @
四个角上各趴着一个DCM。. R; l5 T7 _+ x8 ]1 r5 G5 ?% P
上边缘和下边缘中间则各趴着一个全局Buffer的MUX。
/ o: K1 c* R- |/ E* y0 [: s+ k. L这样的好处是四个DCM的输出可以直接连接到全局Buffer的入口。! h7 o# j# V- w' E( b; o+ I
下面是手绘简图,很丑是吧,呵呵。5 ~7 g& |0 H, j7 `% w
! \! b+ W9 R3 D( @9 @
! `2 @* h2 E$ o/ |, x' jDCM是全局时钟网络可选的一部分. o1 a0 N) d& t; k6 ^
一般,时钟通过一个“全局输入buffer”和“全局时钟buffer” 进入全局时钟网络。如下所示
m9 A& l# [8 b N% C" `GCLK --->( IBUFG ---> BUFG) ---> low skew global clock network9 K& L+ n# Y) }0 ^
在需要的时候,DCM也成为全局时钟网络的一环。
- h: z0 o3 u* \& C5 W . T; ~( U7 C( h
8 c9 c9 L4 T8 t y" l
DCM 内部构成一览* E* g! m( O* e9 |7 J, P! S
1. DLL 延迟锁定环
: `0 d/ }' q/ D% f8 }+ J1 ~ 说是延迟锁定环,但是我觉得叫做延迟补偿环更加贴切。因为DLL的主要功能是消除输入时钟和输出时钟之间的延迟,使得输入输出在外部看来是透明连接。: Q& T, O: x* g2 ]2 z
实现这种功能的原理是:DLL通过输出时钟CLK0或者CLK2X观察实际的线路延迟,然后在内部进行补偿。' | X$ B5 f4 m* _5 |% f
一句话,DLL的核心功能是无延迟。
4 o- [( r% h0 V( u; r/ H% K DLL的输出是CLK0, CLK90, CLK180, CLK270, CLK2X, CLK2X180, 和 CLKDV。
& w7 Y `8 ?( M6 p' |- Z$ [$ S5 E5 p( y9 d9 F$ w5 x1 d$ n; f
2. DFS 数字频率综合
: W6 y; l1 y1 ?3 K0 L! o DFS的主要功能是利用CLKIN合成新的频率。
0 s. G7 c1 y( e1 d 合成的参数是:M(multiplier)和 D(divisor)。通过MD的组合实现各种倍频和分频。* k& F6 u2 p8 a: t8 r8 Z- k
如果不使用DLL,则DFS的合成频率和CLKIN就不具有相位关系,因为没有延迟补偿,相位就不再同步。, k3 _6 `: V( w
5 l' u. A" W) p# n3. PS 相位偏移
0 |% z. B# O5 r7 } 注意这个相位偏移不是DLL中输出CLK90/180/270用的。这个PS可以令DCM的所有9个输出信号都进行相位的偏移。偏移的单位是CLKIN的一个分数。
& t+ p0 w" u; H5 @. h, L 也可以在运行中进行动态偏移调整,调整的单位是时钟的1/256。
Q0 ~; g, n2 y) C这个功能我们平时不常用。
3 }# p+ C6 {# E
+ C- b6 m5 H7 b' V0 A" f4. 状态逻辑
. p( @, G( K8 ~' ~8 z 这个部分由 LOCKED 信号和 STATUS[2:0] 构成。LOCKED信号指示输出是否和CLKIN同步(同相)。STATUS则指示DLL和PS的状态。 ) @0 T4 c/ U( U' p- ^
///////////////////////////////////////////////////////////////////////////////////////////////////////////////" u+ F/ w: `2 B, c5 o; v" `4 Z* |) t
, |" Y* j L+ O' G( N9 g! L: cDCM_BASE - v) X) Q% E. {7 x7 s0 F" ^# D+ ^
DCM_BASE是基本数字时钟管理模块的缩写,是相位和频率可配置的数字锁相环电路,常用于FPGA系统中复杂的时钟管理。如果需要频率和相位动态重配置,则可以选用DCM_ADV原语;如果需要相位动态偏移,可使用DCM_PS原语。DCM系列原语的RTL结构如图3-8所示。
& C; k; h/ A( d+ T2 I7 V0 I$ B$ f模块接口信号的说明如表3-8所列。
y! ^) `! E; S; l# u6 }$ F" f% x: S / J; g) A Y0 s( j1 J1 x% \; X) y9 B0 i
DCM_BASE组件可以通过Xilinx的IP Wizard向导产生,也可以直接通过下面的例化代码直接使用。其Verilog的例化代码模板为: ; D- Q* i* `/ D R. P& J: ]
/ z& `! s: O! |. K# O# y// DCM_BASE: 基本数字时钟管理电路(Base Digital Clock Manager Circuit)
3 j) G5 N3 Q6 T! U2 g0 Z4 \" q// 适用芯片:Virtex-4/5 8 W* M) Q1 E* G; s' W
// Xilinx HDL库向导版本,ISE 9.1 ; V2 v* p% Q7 m7 d* c; L4 ?! N
DCM_BASE #( . ~& H3 \" t4 R6 ]
.CLKDV_DIVIDE(2.0),
6 [6 L) D' S" F; ?/ [& D- h. ^// CLKDV分频比可以设置为: 1.5,2.0,2.5,3.0,3.5,4.0,4.5,5.0,5.5,6.0,6.5 ' x" q4 n3 R/ M
// 7.0,7.5,8.0,9.0,10.0,11.0,12.0,13.0,14.0,15.0 or 16.0 / A5 H" C. D( T$ k' @5 |" u
.CLKFX_DIVIDE(1), // Can be any integer from 1 to 32
& P8 Q: o/ ^9 }! n! W% `& B// CLKFX信号的分频比,可为1到32之间的任意整数
- h( \; \* U; v" a s.CLKFX_MULTIPLY(4), ' o* V7 H7 I- u' ~- p# G
// CLKFX信号的倍频比,可为2到32之间的任意整数 7 [" g! d1 T% p2 ]
.CLKIN_DIVIDE_BY_2("FALSE"), : p+ r* d. J3 W' K6 l
// 输入信号2分频的使能信号,可设置为TRUE/FALSE / W1 t; t0 Y* x5 r
.CLKIN_PERIOD(10.0),
0 l+ P$ ?' [: U# m! H! K// 指定输入时钟的周期,单位为ns,数值范围为1.25~1000.00。
# r* A1 r& s& v) G$ ]# d.CLKOUT_PHASE_SHIFT("NONE"), 6 m" R Q: V* `% T% w
// 指定移相模式,可设置为NONE或FIXED
1 D: p4 j! c( m; j.CLK_FEEDBACK("1X"),
2 x# a- O: m2 O; j3 {// 指定反馈时钟的频率,可设置为NONE、1X或2X。相应的频率关系都是针对CLK0而言的。
, U( h" K v2 |" H5 V.DCM_PERFORMANCE_MODE("MAX_SPEED"), 2 e9 \) v, ], L/ A
// DCM模块性能模式,可设置为 MAX_SPEED 或 MAX_RANGE
! b! N' U& v5 l) c.DESKEW_ADJUST("SYSTEM_SYNCHRONOUS"),
I7 _% ]; `; N; ~// 抖动调整,可设置为源同步、系统同步或0~15之间的任意整数 ( z d9 `6 o1 w3 O2 q, M; I
.DFS_FREQUENCY_MODE("LOW"), : G- ~' ~. {5 [" h' |
// 数字频率合成模式,可设置为LOW或HIGH 两种频率模式
2 h1 ?- c3 `1 ~0 R! R2 U+ K' p.DLL_FREQUENCY_MODE("LOW"), ! e, v" Z5 N ~, m+ r) ?
// DLL的频率模式,可设置为LOW、HIGH或HIGH_SER
- S3 @, B; z% q1 v' z- T! D.DUTY_CYCLE_CORRECTION("TRUE"), ) O; r7 j5 D3 F' @% V8 y# [( P
// 设置是否采用双周期校正,可设为TRUE或FALSE ' E5 ]- d& A: x$ R+ f a# s
.FACTORY_JF(16'hf0f0),
- s m$ X, x$ C/ n! C h// 16比特的JF因子参数 ! z1 e6 _" f, @" A
.PHASE_SHIFT(0), ' L y# X" W7 v- k( J8 _- @( X" Q8 c
// 固定相移的数值,可设置为 -255 ~ 1023之间的任意整数 3 Z& p o4 J' F( H- v5 \( C
.STARTUP_WAIT("FALSE") 9 I- x5 H% `! n5 q; l
// 等DCM锁相后再延迟配置DONE管脚,可设置为TRUE/FALSE . J) P6 W; f: T; l+ ~6 h
) DCM_BASE_inst (
% a" h. ^! d; B6 G; y& } L) R.CLK0(CLK0), // 0度移相的DCM时钟输出
! q- i1 B7 a1 i' B+ }* r$ J3 L$ a.CLK180(CLK180), // 180度移相的DCM时钟输出
3 Q3 U* M7 W# i8 |$ T4 F' y.CLK270(CLK270), // 270度移相的DCM时钟输出
, c2 Z; f0 i# q/ @+ |.CLK2X(CLK2X), // DCM模块的2倍频输出 9 U( A, \0 y: `! Y: z9 I) o
.CLK2X180(CLK2X180), // 经过180度相移的DCM模块2倍频输出
3 e9 x% p E0 J; n, P, N! D# V$ r0 ].CLK90(CLK90), // 90度移相的DCM时钟输出 - o/ g/ R% }0 A5 y# ]
.CLKDV(CLKDV), // DCM模块的分频输出,分频比为CLKDV_DIVIDE
3 O+ w6 K G( X& B% m4 H.CLKFX(CLKFX), // DCM合成时钟输出,分频比为(M/D) ) P% ^2 i4 i5 Q6 c
.CLKFX180(CLKFX180), // 180度移相的DCM合成时钟输出
O% W! y1 S3 Q+ w$ P$ `3 f.LOCKED(LOCKED), // DCM锁相状态输出信号 8 f# O9 y- y( j7 z0 e0 V9 B7 n$ f p( h
.CLKFB(CLKFB), // DCM模块的反馈时钟信号 0 B+ D2 X4 Z v# O% j
.CLKIN(CLKIN), // DCM模块的时钟输入信号
1 \. p9 E4 K w, {- f.RST(RST) // DCM 模块的异步复位信号
+ R4 D0 e+ y: v6 h/ Y);
8 n; C% g! X9 t1 ~( Y" v// 结束DCM_BASE模块的例化过程
! s% r: g, Q: N& D- m1 w, N6 |: g# k1 @在综合结果分析时,DCM系列原语的RTL结构如图3-36所示。 4 E0 ~; e5 {5 q' g1 P) @- W1 D4 X5 i
1 d- Z- j5 i4 Y: s# \6 v) Q! A
图3-36 DCM模块的RTL级结构示意图 ; h# E+ z7 F$ X8 Q2 U3 E! v
/////////////////////////////////////////////////////////////////////////////////////////////////////////////
7 ]9 V P; ~6 b$ I; bSpartan-3 DCM的兼容性
3 J& N( F$ a- T n* V5 o6 S S3 的DCM和 Virtex-II 以及pro的DCM 功能基本相同。但是S3 DCM的技术属于3代技术,因此在抗噪性能、相移能力方面有进一步提高。(客观的说,对我们的普通应用,不是特别重要。)
2 z5 Y. T; H! R- s1 h1 e3 u 但是和Spartan-2系列相比,有很大改进。S2系列不叫DCM叫DLL,可见DFS和PS等功能完全是新加入的,所以S2系列其实除了二倍频几乎没有倍频和分频能力。从这点来讲,S3真的是用起来很爽了。 3 B/ t' Y4 h6 M" u" H" V! N
! S7 Z* z+ \+ ~# ^
DCM 输入时钟的限制8 _" W, ~" D3 x: O' Q
和所有物理器件一样,DCM的工作范围也是受限的。由于DLL和DFS的要求各不相同,因此DCM的输入频率的限制也视乎是否同时使用DLL和DFS还是单独使用其中之一。如果同时使用,则取限制较严格者作为整个DCM系统的限制。我们来看两者的独立限制。. l& @ S! A: F; L5 @* C1 P* L
1 D8 ^6 d+ x5 A) L" c) |; q
呵呵,这部分内容不用记哦,需要的时候查一下软件或者手册就可以了。只要明白“CLKIN输入频率有限制,而且DLL、DFS同时使用时取其严格者” 这些道理就可以了。8 L3 s3 l" q X. M. y- `: ^+ M1 o
除了时钟限制之外,对于时钟的质量也有一定限制,主要有3个:) Z3 ]( G& ~4 V* Y1 a3 F1 g6 K B
1. CLKIN cycle-to-cycle jitter:约束了前后两个CLKIN周期的差异;% \2 h7 R- {* K0 {+ ~( X# ^: ]
2. CLKIN period jitter:约束了100万个cycle中最大周期和最小周期之间的差异;
" d2 g+ j# g* k" A+ O% E3. CLKFB path delay variation:约束了从外部进来的反馈回路的延迟波动,这种延迟波动在概念上其实和jitter如出一辙。
6 y; c/ ?3 S: C具体数值请查手册,知道有这么回事就可以了。
' o& I8 m3 `7 B: H2 k6 n5 PLOCKED信号的行为方式- n& T: C$ U3 D5 o& e
LOCKED信号用于指示整个DCM系统已经和CLKIN同步,从LOCKED信号有效开始,输出时钟才可以使用,在此之前,输出时钟可能会处于各种复杂的不稳定状态。我们来看一下LOCKED信号的行为状态机。5 J7 |3 n5 ] y! E0 R! D% r+ R/ V1 w
FPGA配置:
( e, G& i: P: W! k if (CLKIN已经稳定) next_state = 判断同步;
- a8 u" q4 ?; `5 W- Z else next_state = RST_DCM;
1 |, X. k; x: h( z0 N- }判断同步:7 e/ Y. F, o- f
if (已经同步) next_state = 判断同步;
7 B: O2 U% \3 ]- R; k) r# ~: y% }! u- x else next_state = 同步失败;
; p! n5 C) y+ j; g6 O同步失败: next_state = RST_DCM;
7 I2 {/ N/ E9 V# Q6 e3 N& H* j0 mRST_DCM: next_state = FPGA配置; n, [- x& _3 ]/ d5 M, @
, M& [+ a8 H* D6 c+ `现在来看看各个状态下的输出。3 h5 J9 D# ^2 n: s& L5 x' u
9 H* @+ \- I4 Rcase (state)
Y' e% b" N1 N( F; f2 ?2 G; Y: N FPGA配置: LOCKED = 0;
: T- j+ _. g4 j. ? 判断同步: LOCKED = 1;
3 V" p8 ~6 A! x: o 同步失败: LOCKED = 0;
$ V5 @; ~ P9 o RST_DCM:LOCKED = 0;- k9 l: j& O4 ^4 l1 C, Q& z0 V
endcase( q. }1 H1 P: }$ T! o C
RST 信号——重启锁定
* u+ z5 `) _! ~: S) o3 `4 n7 g% Z RST信号用于在时钟不稳定或者失去锁定时,将DCM的相关功能重置,从而重新启动锁定追踪。7 J; o. ^$ N3 j" e
作为一个输入信号,RST无法被DCM自身置位,因此需要我们的应用设计来控制这个RST信号,否则需将其接地。" W, `6 a& F2 Z/ M. `& g3 ?
置位RST会将延迟tap的位置置0,因此可能会产生glitch或者是duty cycle 发生变化,另外相位偏移也会重置回到默认值。+ X8 U0 P/ c! n7 Z; E0 j
DCM 生成向导. {+ P" e( t% T4 }
安装了ISE就能得到一系列accessories。利用其中的Architecture Wizard 我们可以生成DCM模块。生成的DCM将产生3种输出:/ Q2 b: m" c7 ?1 R
1. 一个例化了DCM的逻辑综合文件(采用生产商特定格式的VHDL / Verilog)
" [& b0 V* q" o: E9 |2. 一个UCF文件控制特定实现
2 ?- B' n* g- b3. 所有其他用户设置都保存到XAW(Xilinx Architecture Wizard)文件中。
4 R! l7 L2 }2 t5 U% J. r2 ^: e0 o2 \, Z) N" d
接下来描述一下向导使用步骤。* u; S$ f$ D. B
1. 从ISE或者Arch wizard中启动界面;
2 s- p2 z$ H7 R+ v2. 第一个页面做基本配置:路径、XAW文件名、VHDL / Verilog选择、综合工具、FPGA型号;& Q6 x5 ?# S' z! t
3. 进行General setup,一看就明白,不细说,注意一下几点:
6 ]/ N; p- f1 f+ K% Y% X, P( J0 _2 G - CLKIN source 如果选 external 则 DCM 的 CLKIN 会自动连接到 IBUFG。+ [" J" x6 i* s6 ^, R) u
- Feedback如果选 internal 则反馈来自 BUFG。6 B. D3 h+ A) S# E
4. 高级设置; f7 @! N; ^3 Y! W5 n" a9 s6 F
- 选择FPGA的配置过程是否包含DCM的锁定,如果是,则配置完成信号DONE将在LOCKED信号有效后方能有效。
: V# D8 c9 r2 g - 选择CLKIN是否要除2。由于DCM的输入频率有限,对于过高的输入时钟通过除2使之可用。+ k* _2 W7 F9 F! E }
- Deskew调整,这个选项建议在咨询xilinx工程师后再使用。
( e j/ }1 \/ \5. 时钟输出口 Buffer 设置) h! o6 h9 D) C! z
- 默认情况下所有输出口都链接 BUFG 全局时钟网络入口
: w; O2 r; k, n; Z0 f - 由于全局时钟网络的入口有限,用户可以定制时钟输出口连接到其他类型的Buffer
; N$ n V) g9 W4 W - Global Buffer:进入全局时钟网络的入口Buffer,共有4个,简称BUFG8 k7 N) E8 N, o% i! Z% n
- Enabled Buffer:还是上面的4个全局时钟Buffer,但是配置为有使能信号控制,简称BUFGCE
# z; w. I/ \) t: S% a; o; E$ F( ] - Clock MUX:还是上面的4个全局时钟Buffer,但是配置为 2-to-1 MUX类型,由S信号控制选出,简称BUFGMUX9 Q* d/ w& ~0 w* U- e/ {( y
- Low skew line:没有buffer了,只能使用 skew 比较小的连线
% E- Q4 F/ X- Y! E) S - Local Routing:连到本地,skew的要求不是很严格
& K$ o, k' e1 n& `* t- s - None:禁止输出6 ]$ M* b1 W" G: M9 `9 }' p( e" Y- v
- 对于Enabled Buffer类型和Clock Mux类型,需要指定En口的名字9 L* ~/ O- c5 m
- 需要为输出时钟信号指定名字或者使用默认& E9 _/ w4 {' D* E& R& J; {
6. 设置DFS
8 b3 W, s- q7 U. J4 `+ }% b - 设置目标输出频率,然后按calculate,自动生成 M/D 值和 Jitter 值1 t- r l9 e% K' [
- 或者手动设置 M/D 值,然后按calculate,自动生成频率和 Jitter 值% I" W, J& R4 }/ h& U
7. 最后输出所需的3种文件。 |
|