hyperlynx ddrx读操作仿真的几个疑问

mengzhuhao

DQS与DQ之间组内已经做了±1mil的等长（组间存在一定长度差异）
1 @% s1 U, C5 W& z# N' z为何仿真发现读操作的时候DQS与DQ的保持时间上有负值（写操作是pass的）
DQ在仿真的时候如果按照失效报告的负值增加了延迟，DQS与DQ的报告会pass
! ]2 d/ ^: L" [( i5 d. E
6 v% d6 y6 G5 s5 S, U# I但是DQS与CLK之间的DQSS - Earliest DQS与tDSH，增加了DQS的仿真延迟好像数值上没有任何变化？为何DQS的延迟没有起作用呢？

地址线与CLK之间也是做了±1mil的等长，为何报告中还是有一些信号线存在Setup的失效？
# D* N$ n6 x0 e+ y
在仿真步骤中，在控制信号的那个页中，TM的仿真还有哪些机关会影响到地址线的建立时间？


$ i- B) Z& I' p2 e: `/ B- Z: ]/ X5 Q如果仿真按照速率1600跑 控制部分的时钟与控制信号也是按照1600配置吧？
' Z6 H( S1 T3 W5 f. L9 }

! X( A) D, H; V3 T  d. V

dzkcool

用相同的设置单独提取读操作的波形看看

mengzhuhao

dzkcool 发表于 2020-2-27 10:16
/ `/ F: Q' @/ B: z用相同的设置单独提取读操作的波形看看

指的是？
+ K. F6 \/ i  O- n目前读操作应该按仿真参数的默认进行的配置

控制与ddr也按 otd进行了配置
8 Z5 J2 E  K+ K9 X1 P0 T- M5 T) M

mengzhuhao

读操作的时候ddr按照DQS_40_1600与DQ_40_1600配置
5 a8 F& b6 Q) y* C8 j( |' r' Y控制按照ODT_40_IN配置
2 Q& M* R& g9 T0 E) L7 K

mengzhuhao

dzkcool 发表于 2020-2-27 10:16
$ C- M) j, A& F. y# ~6 h: c用相同的设置单独提取读操作的波形看看

: ~0 q5 S1 f* `) i  b如何单独提取呢？目前好像只能进行批处理

mengzhuhao

dzkcool 发表于 2020-2-27 10:16
用相同的设置单独提取读操作的波形看看

! x. l8 a$ o9 `4 s8 i地址线与clk在等长一致的情况下

部分会出现建立时间失效可能是哪些布线情况导致？因为地址线走的是菊花链，是接vvt的建立时间是pass的，先接的那个ddr反而不行了（同网络信号）
- Q1 v! s0 T' l! z7 b

dzkcool

接了几颗DDR芯片？
一般来说，菊花链拓扑最远端的负载波形是最好的，最近的波形最差，可以调整CPU到第一颗DDR的线长。

cousins

读周期不是调DQSS，是调DQSCK。请设置timing budget中的延时，而不是单纯调等长，板级的等长不等同于整个系统的延时。注意延时配置值和你们的软件工程师沟通，可不可以做寄存器配置或training。

mengzhuhao

cousins 发表于 2020-3-7 08:14
读周期不是调DQSS，是调DQSCK。请设置timing budget中的延时，而不是单纯调等长，板级的等长不等同于整个系 ...

意思是即使dq-dqs等长了 也可能读写 失效？

mengzhuhao

像ddr3如果要跑1600 DQSCK延迟相对关系也要调整吗？ （对于那种两片菊花链，或者四片菊花链的情况 一般应该如何确定合适的等长呢）

cousins

读周期，一般情况下，不需要过多的调整DQSCK。
菊花链，在training时，会做读写均衡，偏移clk以适应cmd/addr bit正中间。理论上不需要严格控制等长，实际上为了每个负载的反射与振铃，会绕线做延迟，但主要目的是为了信号质量，不是为了单纯的时序。
dq-dqs等长了，但为了等长没做好串扰、过冲设计，training时，dqs即使最理想的均衡到dq bit正中间，上升沿的偏移过大，高电平塌陷、判决电平处上下跳变，这些因素都会占掉时序裕量，导致fail。
6 H! @4 B8 F5 N6 P所以等长要明确分析，从芯片内数据位发送时和选通差异多少，封装出来又差多少，然后再合理的调长度。常规的做法时pin delay+pcb delay来做等长，但实际不等长通过调初始延时也可以满足时序，只是会给配寄存器调初始延时的同事增加较多工作量，他要面对的可能是位宽*N*选通*时钟*地址的组合，并且反复校对training数据。所以从硬件调等长上缩小范围会对这部分工作更有价值。