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synplify pro综合出的edif文件可以用布局布线工具布线吗?

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  • TA的每日心情
    擦汗
    2020-1-14 15:59
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    [LV.1]初来乍到

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    1#
    发表于 2007-10-15 22:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    synplify pro综合出的edif文件可以用布局布线工具布线吗?
    + O) v, K1 [5 L7 v4 \不太清楚最终的过程是怎样的# W* X. l5 I/ X  m
    先拿仿真器波形仿真$ `' _5 E4 g( z: A3 V! h! p' U
    然后用synplify pro综合出网表?8 H/ E9 K1 ]; H2 Y
    然后把网表导入到布线工具里面?最后实现layout?
    alooha 该用户已被删除
    2#
    发表于 2007-10-16 08:44 | 只看该作者
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    该用户从未签到

    3#
    发表于 2007-10-16 16:04 | 只看该作者
      这个不了解!
  • TA的每日心情
    擦汗
    2020-1-14 15:59
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    [LV.1]初来乍到

    4#
     楼主| 发表于 2007-10-16 17:27 | 只看该作者
    原帖由 alooha 于 2007-10-16 08:44 发表
    9 b* [! [; j1 T# C& Q  d$ uEdif文件相当于芯片的网表,你说的布局布线是指FPGA的布局布线吗?这个好像跟板级的PCB设计没有直接联系哦。
    不是FPGA+ Y6 A4 l# `( D( f( i8 K. J
    如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可4 W( O4 Y0 |: E

    + u+ G: X8 E, d1 Y. Q是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗?【以数字电路为先】
  • TA的每日心情
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    2020-1-14 15:59
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    [LV.1]初来乍到

    5#
     楼主| 发表于 2007-10-16 17:29 | 只看该作者
    原帖由 mengzhuhao 于 2007-10-16 17:27 发表
    0 B$ A; A' N2 Z4 h# z$ i' f不是FPGA% Y% o. r: \3 _2 m, E' }
    如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可8 I- A9 K- f7 J% e( K

    3 t1 j" H' ^+ b- g' @* X是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗?【以数字电路为先】

    , l- [& d% V- g; w这样可以最终综合出版图文件吗?
    alooha 该用户已被删除
    6#
    发表于 2007-10-16 17:35 | 只看该作者
    提示: 作者被禁止或删除 内容自动屏蔽
  • TA的每日心情
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    [LV.1]初来乍到

    7#
     楼主| 发表于 2007-10-16 17:40 | 只看该作者
    原帖由 alooha 于 2007-10-16 17:35 发表
    . A2 z/ t, r2 g这个应该用Cadence对应的IC设计工具才行吧,Allegro应该是不能直接导入。
    这个和allegro没有任何关系
    # A5 x' H8 b4 A, b因为上面我说的是vhdl或者verilog hdl综合出来的2 k  G& _) y# f. ~
    这些都是微观电路级别的,和cmos电路ttl电路可能相关; D( q; m% J0 U( |

    - v) O) n% |3 J+ {7 y! G
    1 Y' _, E: e! A# B所以allegro当然就不会支持了
    zqy610710 该用户已被删除
    8#
    发表于 2007-10-18 11:26 | 只看该作者
    提示: 作者被禁止或删除 内容自动屏蔽
    alooha 该用户已被删除
    9#
    发表于 2007-10-18 22:56 | 只看该作者
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