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synplify pro综合出的edif文件可以用布局布线工具布线吗?

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  • TA的每日心情
    擦汗
    2020-1-14 15:59
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    [LV.1]初来乍到

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    1#
    发表于 2007-10-15 22:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    x
    synplify pro综合出的edif文件可以用布局布线工具布线吗?
    - M% l, [' q% M2 J不太清楚最终的过程是怎样的
    ) R! z; S9 ]) d! T% u8 x先拿仿真器波形仿真# R' E! y. L* Y4 H$ t
    然后用synplify pro综合出网表?9 g9 `6 j- Y) e/ I! t+ V% f5 h7 G
    然后把网表导入到布线工具里面?最后实现layout?
    alooha 该用户已被删除
    2#
    发表于 2007-10-16 08:44 | 只看该作者
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    该用户从未签到

    3#
    发表于 2007-10-16 16:04 | 只看该作者
      这个不了解!
  • TA的每日心情
    擦汗
    2020-1-14 15:59
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    [LV.1]初来乍到

    4#
     楼主| 发表于 2007-10-16 17:27 | 只看该作者
    原帖由 alooha 于 2007-10-16 08:44 发表
    4 H9 G$ q' E) SEdif文件相当于芯片的网表,你说的布局布线是指FPGA的布局布线吗?这个好像跟板级的PCB设计没有直接联系哦。
    不是FPGA5 k6 J' R. }; v1 t. V: G
    如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可
    $ ^6 n% j8 x" ?8 o& b) c# \
    * F7 f# Z1 l3 y2 n是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗?【以数字电路为先】
  • TA的每日心情
    擦汗
    2020-1-14 15:59
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    [LV.1]初来乍到

    5#
     楼主| 发表于 2007-10-16 17:29 | 只看该作者
    原帖由 mengzhuhao 于 2007-10-16 17:27 发表 ! _! Q0 i7 [$ J8 `3 ~3 O
    不是FPGA2 }6 K% ~. M6 P! Z
    如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可/ o: K1 b6 L# }9 _

    1 l8 z" K% ~# n% i; l是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗?【以数字电路为先】

    - k: _* t$ x  e这样可以最终综合出版图文件吗?
    alooha 该用户已被删除
    6#
    发表于 2007-10-16 17:35 | 只看该作者
    提示: 作者被禁止或删除 内容自动屏蔽
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    [LV.1]初来乍到

    7#
     楼主| 发表于 2007-10-16 17:40 | 只看该作者
    原帖由 alooha 于 2007-10-16 17:35 发表 ; C& p# ^( H# D0 y
    这个应该用Cadence对应的IC设计工具才行吧,Allegro应该是不能直接导入。
    这个和allegro没有任何关系0 E4 r" q$ N& x
    因为上面我说的是vhdl或者verilog hdl综合出来的
    3 W( A% b- X  ?, b& D5 v2 K) b  P) P$ J这些都是微观电路级别的,和cmos电路ttl电路可能相关" E! k9 @( T* `7 p( |! s; L* u
    $ H$ V# _1 |4 m; Y& c
    # ^) r9 |' S$ T5 h3 j- ?$ C& a
    所以allegro当然就不会支持了
    zqy610710 该用户已被删除
    8#
    发表于 2007-10-18 11:26 | 只看该作者
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    alooha 该用户已被删除
    9#
    发表于 2007-10-18 22:56 | 只看该作者
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