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信号完整性（Signal Integrity,SI）包括由于互联、电源、器件等 引起的所有信号质量及延迟等问题。信号完整性问题和很多因素有关，频率提高、上升时间减小、摆幅降低、互连通道不理想、供电环境恶劣、通道之间延迟不一致都可能导致信号完整性问题。若究其根源，主要是信号上升时间减小了。上升时间越小，信号中包含的高频成分就越多，高频分量和通道间相互作用就可能使信号产生严重的畸变。1 k/ W, { H+ [. b( [7 g
电路时钟频率提高，要求信号上升时间缩短，客观上导致信号完整性问题更加严重。! F0 G) S( C v+ u1 E
给出一个简单的板级SI设计流程：& a. t$ n+ `4 G B8 j
（1）普查单板中有哪些关键信号及各个信号的性质
# O% v5 N9 a/ _( u2 @（2)识别并确定容易出现问题的信号
- d; l- B/ d$ [" o. W（3）确定改进信号质量的方向
, @6 P s# O5 H+ [" u% ]% [; X（4）了解IO BUFFER的特点
1 T# D1 X# S9 Z（5）SI前仿真确定总体设计方案/ M1 j9 `# Y5 P# I) B" }
（6）PCB布局总线, H/ A/ R c3 M1 ^+ I6 q
（7）SI仿真进行问题评估+ t$ k1 ~- _$ |/ v
（8）调整设计方案及设计参数，进一步仿真优化' V/ ?- c( b5 m( [
要求我们必须了解信号的性质，关键点在于分清是“电平”有效信号还是“边沿”有效信号。对于电平有效信号（如地址数据等）我们关注的是时间窗口的宽度，可以容忍适度的幅度噪声，边沿是否单调不是关注的重点。而对于边沿有效信号（时钟或其他触发信号等）我们关注的是边沿的单调性，高低电平处的噪声不是关注的重点。当然幅度噪声也不能太大，以免损坏器件。+ i+ s- D+ _3 `1 }* F
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发表于 2019-12-2 13:44
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