SMT器件pad下面参考层挖空的原因？

allen_lyl

请前辈们指点一下，为什么SMT贴片元件的pad下面的参考层挖空，挖空的面积有没有rule？

forevercgh

具体是什么器件？

allen_lyl

电容 2# forevercgh

zhangyiyu120

没见过

John-L

多高的频率？

forevercgh

高频差分通路的AC耦合电容有这么处理的,是为了增加电容PAD的阻抗

yxx19852001

我们以前对电阻和电容经常这样处理，是为了平衡器件两端的热容量，防止散热不均，影响焊接。。。

allen_lyl

7# yxx19852001 为什么这样会平衡器件两端的热容量，防止散热不均？不太理解啊！能指教一下吗？

lpch8

1、在top层做花焊盘是为了散热处理的
# H# y& w4 d) w2 W0 `) Z; |- N2、在相邻层挖空是为了让电容的pad距离参考平面更远，有利于信道阻抗匹配。

jeffon_78

在高速设计的时候考虑到阻抗匹配，通常会在金手指和ac耦合电容的pad下面会挖掉参考层。
原因是一般来说走线的trace比较细，这样结果pad的时候，pad比trace宽很多，所以在pad这边就会出现低阻抗的问题。所以通过挖空pad的reference，这样参考的场面就是更远的shape了，阻抗肯定会比原来的高。
一般也没有去计算，反正肯定改善了一些。当然可以计算出是改善的阻抗是多少。不过一般也不会做到绝对匹配。
) s. F& @& G) D! c3 i+ |6 _# [当然，如果你的trace和pad一样宽或者更宽，让就不用挖了。不过就目前的smt的器件和金手指，一般是24mil，40mil，而线宽很少超过10mil的。所以一般来说还是会挖掉pad下面的reference 面的。

; x& `7 J( {5 U( i补充内容 (2011-8-21 12:46):
5 e. X. z4 n; A/ P' {还有一点要注意的，就是到底要不要挖。
我们上次做的一个设计是跑6G SAS 信号，但是在做si的时候发现不能通过SAS spec，其原因是挖掉以后铜箔的shape竟然导致共振，所以最后又改为不挖； 从这一点来看，要通盘考虑。

shark4685

提醒下,这个挖的地方不太对,应该在线宽变化的地方(入焊盘的地方),把焊盘下对应的平面层挖开,让焊盘的阻抗参考下一个平面层....

foxconnwj

学习了，一直不知道为什么金手指下面是净空的

苏鲁锭

学习学习~~

于争

高速链路交流耦合电容一般需要挖空，jeffon_78说明的原因没错，挖空后电容PAD距离参考平面远了，阻抗提高，适当优化可以近似接近走线特性阻抗，减小反射。从S参数角度讲，挖空后可以减小插损，增大回损，进而改善无源通道特性。在这个问题上，针对S参数的优化和针对阻抗的优化其实是一致的，你可以针对两种情况分别做一下仿真，对比观察，可以发现他们的一致性，从理论上来说也讲得通。

目前工业界情况是这样，针对交流耦合电容挖空大小没办法做到精确的仿真。这个问题不是仿真方法的问题，关键是电容厂家所给的电容S参数达不到这么大的带宽。话说回来，即使电容厂家能给出十几个G带宽内的S参数，用这个参数仿真结果也是不精确的。电容在安装到电路板上后，焊锡的多少会影响电容和电路板之间的距离，而这个距离变化使得电容体和电路板上的参考平面耦合情况发生变化。精确的仿真需要知道组成电容的各种材质特性，电容的内部构造，内部结构的尺寸等，然后根据这些建模（建模时考虑距离PCB的高度）仿真，才能精确确定挖空的尺寸大小。但是实际情况是，我们一般很难得到电容内部精确结构。工程中一般使用很简化的模型，大致确定挖空尺寸。

9 y, J: B# s6 p1 i  p2 E其他SMT焊盘下的挖空尺寸可以很精确仿真。这个是可以做到的。高速链路传递的信号一般摆幅很小，频率很高时损耗又很大，所以设计时应该尽量减小整个无源通道的插损。挖空焊盘下的参考平面对于优化插损和回损是很明显的，也很容易做到，所以最好挖一下。
5 B% h3 R1 [/ T3 p7 `
具体到某个设计时，怎么处理也不是绝对的，有的设计余量较大，可能不挖或粗略的挖一下，而有的设计余量小或者设计时候很谨慎就需要精确控制尺寸。我在设计时一般是精确控制这个挖空尺寸，反正优化这个尺寸也不费什么事，为什么不搞得好一点。当然如果信号速率不高，比如只有一两个G，哪可能也没必要这么较真，不过也不一定，具体怎么做还得看走线长度、板材等。

于争

顺便提一点，其实高速链路还有过孔的优化，孔径、残桩大小、焊盘大小、反焊盘大小等，这个可以做的非常精确。