DDR3设计问题求助

constancy

最近新设计了个板子，处理器Cyclone V+DDR3架构，两片DDR3共用一组地址线及控制线， 地址线和控制线采用的是fly-by(菊花链）拓扑进行的PCB布线，数据线、时钟线也做了阻抗控制，但是调试中发现信号高频跑不上去，只能降频使用，怀疑是DDR地址线和控制线没有采用T型拓扑布线导致，查了下资料镁光DDR3是支持写平衡的，Cyclone V FPGA手册里没有找到 write and read leveling 的相关内容，请教类似经验的人，DDR3 读写平衡是不是需要程序上做相应的配置，否则就是没有开启？
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yangjinxing521

四片以下，用T好点。。仿真看看

Jamie_he2015

要先弄清楚主控CPU是否支持读写平衡？

constancy

Jamie_he2015 发表于 2019-11-1 15:44
6 P" p9 J# J3 e6 |0 `. {3 |2 p. K要先弄清楚主控CPU是否支持读写平衡？

处理器用的是 Altera Cyclone V的FPGA  手册里没有提到读写平衡的问题，昨天问了FPGA工程师，软件中按照DDR手册开启了写平衡模式,处理器还需要其他设置吗？

1597689180@qq.c

多看手册vv

anguchou

:):)

wengcq

; s- `) m- U+ ~3 C$ C' t
DDR3的CMD本来就是FLY-By结构，DDR2才是T结构，你端接电阻加了吗

constancy

wengcq 发表于 2019-11-18 20:24
2 J# p6 D" y8 h1 k0 ?* PDDR3的CMD本来就是FLY-By结构，DDR2才是T结构，你端接电阻加了吗

- t' i1 X1 g, V1 u) V6 N你好。谢谢你的回复，我加端接电阻了，上拉电阻加在信号末端。调试的时候几块样板现象还不太一样，有一块高频可以跑，具体的原因还在查找中。想请教你的是，我后来看了这颗处理器官方开发板的电路，DDR3的拓扑确实用的是T型，手册对用那种拓扑没有提，不管是DDR2还是DDR3我改版都用T型结构是不是比较保险？
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wengcq

个人理解低速率没问题，但DDR2 data rate 800mbps, DDR3 data rate 1600mbps，所以高速率的时候T型链接就会有问题，因为他是一个3端结构，会有更多的信号反射。还有你的端接是怎么加的，是两边都有吗

constancy

wengcq 发表于 2019-11-19 10:21
" O% A, Y: X+ A4 \0 G5 @6 d+ _  U个人理解低速率没问题，但DDR2 data rate 800mbps, DDR3 data rate 1600mbps，所以高速率的时候T型链接就会 ...

两片DDR3 上拉电阻只加在了信号末端那片，不是两边都加。用T型的话上拉电阻就是加在中间。开发板是这么做的。

Christhenghao

数据线是完全参考GND平面吗？我们有遇到数据线参考电源，不能跑高速的情况

constancy

谢谢你的关注。所有阻抗控制信号线都是参照完整GND层，这个硬件这个是第二版，第一版我用的T型拓扑布线，后来测试DDR没啥问题，这一版因为要进一步缩小电路尺寸为了方便布线就使用了菊花链，所以就重点怀疑DDR的拓扑问题。

constancy

Christhenghao 发表于 2019-11-19 19:57
数据线是完全参考GND平面吗？我们有遇到数据线参考电源，不能跑高速的情况

9 l' V5 \3 `4 `) d2 v$ g谢谢你的关注。所有阻抗控制信号线都是参照完整GND层，这个硬件这个是第二版，第一版我用的T型拓扑布线，后来测试DDR没啥问题，这一版因为要进一步缩小电路尺寸为了方便布线就使用了菊花链，所以就重点怀疑DDR的拓扑问题。

Kileo

楼主可以测一下高速率时的时序是否满足要求