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一、概述
; V8 z: V6 F. O: W8 {: l* R; n3 q$ T, I
本设计的设计流程如图所示6 j8 k2 d9 ?1 S: W: B# w
" U) Y K7 }& a1 O B2 i* F
1 主核创建messageQ(master)- ^- { m! R1 K& F4 M
" [* N E/ n5 T2 发送起始标志信号至FPGA(nwrite)! t% ^) I) {) G( c6 R( q
) |% Q! l1 ?# G" k; M# H* C, o
3 FPGA收到信号之后，通过SWRITE的方式向DSP写数据
5 U6 f L7 ?6 U* B: F5 I' ~
) `( T$ @4 i7 Z, j4 FPGA写完数据之后，发送doorbell，触发DSP doorbell中断5 Q$ |0 t% q8 q! k f# f- v0 Y/ v
9 u8 F" q. e6 O J" A
5 在doorbell中断中释放信号量 开始进行数据处理+ J/ h" c* p X+ d2 e1 {4 _" w2 {
S' H# {: w5 E( V6 DSP打开从核创建的messageQ(slave) 并将各自需要的数据通过messageQ发送给各个从核
1 s5 ~, h+ ~' K8 T1 f5 E
) a* o* Q0 C U+ w3 \& d7 从核接收主核发送来的messageQ(slave) 进行数据处理7 M: F3 T4 w. }
- c8 P# Y4 p& i& k7 n$ B
8 处理完毕之后 发送messageQ(master)至主核
$ l: C& H: c# F2 j6 ?* \: y* f4 j9 s% _
9 主核接收到从核发送的messageQ(slave)之后，通过SWRITE的方式发送数据至FPGA
9 U% M& h& {7 f, G& T* g. [
* Y b7 A% B2 m/ ~- L7 Y& v3 i' Z/ h, d+ b) u7 f: L
/ F& H: b- ^: r% k% h, S. Q, g: l% z% C# u0 w8 Q
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发表于 2019-10-15 13:59
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