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本帖最后由 chenqinte 于 2009-5-30 08:42 编辑
; g ~1 E( s$ o$ R# w! Y/ M+ s Y, ?. M! E6 }0 \
很简单的一个赋值语句:
0 z) i5 S6 j$ ?. u& {2 h) k3 L temp_clk<=clk;(signal temp_clk:std_logic)- D" E8 r! q" o2 ?" q! I
它的时延会是多大;
t, l' A. C- r) I" Wprocess(clk)2 K7 U1 \5 ]: `; b) M! G0 H
.........
3 D3 t9 K- Q' y! m6 m if rising_edge(clk) then2 Q; f* E7 x1 s* U
temp_clk1<=not temp_clk1;
; c( G0 o V+ Z6 [; D/ Q% v end if ;
2 i9 O3 m1 E1 X- a5 t8 U- x) | tclk<=temp_clk1;: m3 ]: Y% o* A& w q) P
end process;1 o5 |( j6 O( v( H+ b/ n! n, j
如果用该语句实现clk的二分频,那实际出来的二分频是在clk的什么位置上跳变;是在clk的下降沿跳变吗???(赋值语句有时延,肯定不会在clk的上升沿马上跳变)
( L( v' G+ Y P w b# V% E- w6 L上面进程中,tclk与temp_clk1的时序关系又是怎么样的;
% y' r. Z+ M: M- h7 }0 {在学vhdl语言,碰到了时序问题,一直有疑惑,请大家指教,谢谢 |
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发表于 2009-5-30 08:27
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