vhdl 信号赋值语句的时延

chenqinte

: X6 N( L8 ]8 ^  [很简单的一个赋值语句:
    temp_clk<=clk;(signal temp_clk:std_logic)
9 Z9 ~" o& b+ L- S- \它的时延会是多大;
  }# U$ c4 L6 e" [$ Y7 xprocess(clk)
.........
8 E  ~4 q' e' e% F# P4 ?    if rising_edge(clk) then
- V  i  O! \. L         temp_clk1<=not temp_clk1;
- l$ }$ q$ i5 s  O- V; {    end if ;
    tclk<=temp_clk1;
end process;
如果用该语句实现clk的二分频,那实际出来的二分频是在clk的什么位置上跳变;是在clk的下降沿跳变吗???(赋值语句有时延,肯定不会在clk的上升沿马上跳变)
% [7 B8 e# s9 \2 v! E$ r0 w3 H上面进程中,tclk与temp_clk1的时序关系又是怎么样的;
2 k  ^/ ]8 R- _( _$ U7 G- R7 j/ D! a在学vhdl语言,碰到了时序问题,一直有疑惑,请大家指教,谢谢

plaserjet

clk上升沿跳变吧，功能仿真可认为无时延，时序仿真会有时延