Design for EMC Rule Specification-REV1.0

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Design for EMC Rule Specification-REV1.0

2 ~- l' f3 [9 e# ]5 [1. 前言
本书主要讲述的是在PCB（printed circuit board）设计中的EMC（Electro-Magnetic Compatibility）设计规范。这些规则是整合了EMI（Electro-Magnetic
" {9 T& f  ~+ i" t( dInteRFerence ）设计惯例，Intel 几位EMC 专家的相关经验而成。这些规则已经被特别的写成软件，使用这个软件可以在设计过程中同步的进行EMC
: h9 }5 C" O; H# p; M& e  \基础检查，发现一些重要的违背规则的地方和问题，它也给EMC 的研究人员提供了很有帮助的方法。
EMC 设计规则的检查人员的观念认为，这种方法是个很有效的方式去执行快速而全面的检查。基于EMC 检查的工具不是为了取消人工检查，而只
是一种很好的帮助手段。目前，这种工具在布线中检查的能力还不是很全面，但是随着相关领域技术的持续发展，它的作用也会越来越大。
本书中涉及到的EMC 设计规范包含了很多以往EMC 设计时对线和零件的规定，但是本书并不是只局限在以往的规则，主要包括了：时钟信号线，
9 Z' h* F8 F+ N3 t6 k# U! f视频信号线，I/O 信号线，时钟发生器等等。
+ q0 l7 e$ L& g2 z7 F章节 页码
1 范围
2 DFE 规则
6 w6 K4 n3 `: Y4 G* c2.1 DFE 规则表格定義
- Z' O$ a! K+ p7 c. D) s2.2 DFE 规则
. 串扰规则
9 o6 k7 p/ d* \CR1.1 – 时鍾信号线串扰到I/O 信号线
CR1.2 –时鍾信号线串扰到ESD 敏感信号线
CR1.3 –时鍾信号线串扰到其他信号线
CR2.1 – 高速信号线串扰到I/O 信号线
( [" J) t- c. XCR2.2 – 高速信号线串扰到ESD 敏感信号线
  o) a8 k/ O1 s$ D6 L0 C% ?CR 3 - 时鍾信号线串扰到走线层的铜箔
) n/ M6 F& x( a7 ~CR 4 - I/O 信号线串扰到ESD 敏感线
去耦合規則
D1.1-连接到芯片的不理想的去耦合走线
D1.2-连接到时钟发生器的不理想的去耦合走线
6 \0 L9 [% q+ o: Z& ?8 E5 |! kD2-时钟发生器的去耦合线路的不理想走法
D3-電容到電源連接器的距離太遠
D4-電源連接器上的去耦合電容走線不理想
總體走線規則
GR1 时钟信号线上没有端结电阻
+ p: x5 h$ G' F5 T% j/ A1 xGR2- 时钟线上的Via 过多
; O0 }; r7 j0 g* `8 |1 kGR3 时钟信号外部走线
, m7 q& u( ?# L! w# |GR4 时钟信号线不邻近其理想参考层
GR5.1 时钟信号线在可接线连接器附近
GR5.2 时钟信号线在電源连接器附近
) v2 C- ]; l( Q) f' @6 b# lGR5.3 时钟信号线在不可接线连接器附近
GR5.4 时钟信号线在I/O 连接器附近
6 |% C, D' y8 S! oGR6.1-I/O 线靠近杂讯区布线
' g6 Z' W, h9 I% @/ d" E' DGR6.2-ESD 敏感线靠近杂讯区布线
! \$ S0 o* O- R' gGR7.1-时钟阻抗线路的不理想布线
GR7.2-并行端接时钟线路的不理想布线
, R3 r6 {2 ]8 F) t, GGR8-时钟线路上多余的测试点短线
; l4 _  K( W7 F, j! Y- CGR9-时钟讯号线上过多的折角
GR10-ESD 敏感线靠近I/O 连接器
  B8 ^# v0 G% U; O; d& ]I/O 走線規則
IO1.1—I/O 連接器缺少濾波電容
. Y4 X: e4 L0 A" ~7 m2 X3 x1 FIO1.2—I/O 連接器缺少濾波電感
! V/ o. E; B! aIO1.3—濾波元件存在於無需濾波的I/O 線上
" V, l9 f3 }. C5 W! R1 jIO2.1—I/O 連接器濾波電容走線不理想
IO2.2—I/O 連接器上電感走線不理想
IO3—I/O 連接器上到濾波元件的Trace 太長
元件擺放規則
; y# q3 d8 e. T, [PL1.1-杂讯元件在可接线连接器附近
+ {: r7 @9 C/ s- r, z) u6 c" hPL1.2-杂讯元件在电源连接器附近
PL1.3- 杂讯元件在不可接线连接器附近
2 J4 i# F* e3 R. aPL1.4 杂讯元件在I/O 连接器附近
PL2-杂讯元件靠近板边
9 A4 J7 g) ~& y) `. f/ f8 K# c7 VPL3- 连接器里面的时钟信号Pin 没有邻近Ground Pin
切割參考層規則
+ ?: y: w( a# ^: P4 GS1- 時鐘信號線跨過Moat(X-Y 軸)
; F( m4 {0 }7 T0 ?: B+ h8 mS2- 時鐘網絡變換參考層（Z 軸）
S3- 時鐘信號走線靠近參考層邊緣
+ c6 {) k! ^+ i6 rS4- 時鐘信號走線靠近板邊
9 |+ Q5 Y0 E! ^. f, {視頻線走線規則
VR1- RGB 線串擾到其他信號線
) H5 ~) a, M4 m# WVR2- SYNC 信號線串擾到時鐘信號線
VR3- SYNC 信號線串擾到其他信號線
2.3 DFE 功用和報告
" r1 X' @# w6 T! nU1- 去耦合電容擺放瀏覽功能
( t; |. B; t8 Y7 j- T8 iU2- 時鐘網細節報告
3．附錄A——術語
; J3 H+ P0 w- a0 M2 R/ a3.1- 特性定義
- d1 G5 m9 G2 C  g" d* _6 f3.2- 術語定義
6 ?4 V* I* M6 d2 y% M0 ~6 D  ]( b4．附錄B——未來將發展的規則
4.1- DFE 規則草案
* k# A0 j: y8 a" r$ l1 S5 YCRx- 封裝設備里的串擾風險
7 F  `# K7 J) U0 ?1 ^( m- vDR1- 差分網的長度不匹配
) I+ f  T3 J: ^4 b! B1 [( O: @1 ]# CDR2- 差分網間距不一致
DRx.x- Parallelism
# q. \+ q8 [3 z4 U2 O  wDRx.x-走線Symmetry
2 ~8 T0 ?. x' S, [- w( u0 ^1 N! Q1 f+ X! gDRx.x- 跨Moat (在S1 的基礎上擴展對差分對跨Moat 的檢查)
DRx.x- 串擾（在CR1.x 的基礎上擴展對差分對串擾檢查）
DRx.x- 過孔數目（在GR2 的基礎上擴展對差分線上過孔數目的檢查）
DRx.x- 差分網上電阻的擺放
GRx.1- 不理想的 implementation of Guard Trace
GRx.2- 不理想的 implementation of Guard Fill Areas
GRx- 沒有足夠數目的Ground Via（僅僅在多個Ground 層的板上使用）
+ I3 V2 L! r5 d" L# ESx – 過孔導致裂口在Power 層和Ground 層上
Ax – TBD(Audit)
Ux – 過大的時鐘網環路面積-面積
/ I7 ^! B/ B/ h8 NUx – 標明 Fast Part – 報告
( e( ?+ Q5 K0 n7 w5 \Ux – 時鐘發生器擺放Utility
4.2 規則建議（還沒有草案或者沒有整理）
音頻
時鐘走線-大體上
串擾
去耦合
差分走線（LAN/COM/DIFferential Clocking）
( w( {, I/ B" Z& R總體走線
I/O 走線-大體上
$ K9 t3 W; q8 ]# a& VLAN/COM
Modem
擺放規則
劃分參考層
2 R6 T  q" E8 L7 x5 J信號參考
0 K9 E/ `5 ~% p0 [視頻走線
# D# u4 s4 n% d6 Z4 J報告
3 Q- M4 h! v- T+ c4 ^5 p% H7 x1 C功用
* t7 _& q/ r/ q$ f: F6 A% ^) w+ t........
6 t+ c' s4 b& q' A9 F

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