I2C波形上的时钟、数据互相影响的情况是什么原因呢？

alexwang

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I2C波形上的时钟、数据互相影响的情况是什么原因呢？

EDA365原创  作者：Jacky老师、何老师、汪洋大海

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知识的储备是很重要的，同样重要的还有解决问题的经验，下面是EDA365微信交流群中的一些问题讨论整理，希望可以给到大家一些帮助。

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PART 1

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' J4 {  D3 O1 M! [% v

发问网友：各位大师，cadence的offpage connecter有双向的吗？

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这种是一个input，一个output，没见过双向的呢？

Jacky老师：有的

发问网友：不是层次型原理图那种的，我用的是同一层级的平面型原理图设计。

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发问网友：软件安装好了，自带的就这两个。

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发问网友：这些是系统自带的，能自己画这种封装吗，软件不认吧？

Jacky老师：看下图。

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发问网友：收到，Jacky老师这是另外画的封装吗？

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Jacky老师：嗯，自己画的。

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发问网友：双向的属性改成这个更好一些？

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Jacky老师：对。

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发问网友：好的，谢谢。

Jacky老师：不客气。

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PART 2

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发问网友：各位大神，I2C波形上的这种时钟、数据互相影响的情况谁知道是什么原因呢，有什么办法解决没有？

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网友1：你这波形这么好，没事吧。

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Jacky老师：是I2C时钟所引起的串扰，从波形看，挺好的。

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网友1：估计是探头带入的吧。

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网友2：只用一个探头测试SDA看看，看下是不是示波器的影响？

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发文网友：好的，我试试，谢谢各位！

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网友2：有结果在这里说一下，一起学习下。

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发问网友：刚发的那个波形左边时钟高电平的阶段遇到数据波形下拉也会被影响。

Jacky老师：：嗯，典型的串扰问题。

网友3：怎么解决？

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网友4：sda,clk布线时拉开些了，线距至少3W 。

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Jacky老师：

1、PCB布线时按3W规则设计；

2、使时延变缓（因I2C速率比较低）。

网友4：时钟加匹配电阻，减少谐波能量了。

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Jacky老师：使上升沿和下降沿变缓。

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网友4：正如贾老师所提到思路，可以看到EMC的三个角度去解决了: 噪声源、耦合通道、敏感设备。

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1.减缓噪声源的边沿时间即减少谐波噪声，措施：串电阻或并电容；2.减少耦合通道如3W原则，短布线；3.保护敏感设备，如SDA铺地。

发问网友：刚尝试了使用一个探头单独测试SDA，波形效果一样的。对于我目前这块板来说，串电阻和并电容我这边都有尝试过，效果不明显。

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Jacky老师：可以参考下这篇文章:

高速数字电路设计——串扰

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发问网友：不过这组I2C走线确实比较长，可能跟走线长短及线间耦合关系比较大，我这边从这个方向尝试验证一下。

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PART 3

发问网友：各位大神，一个强干扰信号对接收机造成的影响是通过改变其什么参数来实现的呢？

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请教一下，强干扰信号进入接收机后带内的噪底被抬高。

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网友1：加电容。

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发问网友：强干扰信号会影响接收机的噪声系数吗，进而影响接收机灵敏度？

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何老师：强干扰也可能使接收机饱和阻塞，无法放大真正的接收信号。

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汪洋大海：首先要看强干扰信号的频率点。若是在处理信号带内时，直接影响基带解调所需的信噪比。

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若在有效信号带外，首先因为大信号导致放大器饱和放大，导致有效的带内信号的增益降低而达不到要求。

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还有一种可能，强干扰信号和本振相噪，构成倒易混频，形成新的和有效信号同频的干扰信号。

网友2：带外出现强干扰几乎不可能，因为有滤波器。

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何老师：如果接收滤波器带外抑制度临界（例如追求低成本或低插损），低噪放就有可能进入非线性区。

发问网友：强干扰信号位于带外很远的频点，老师的意思就是强干扰信号会让接收机带内的增益饱和而导致增益下降？增益下降是会导致噪声系数恶化使得最终灵敏度变差，从而导致收不到信号吗？

汪洋大海：导致增益下降，必须提升有效带宽内的功率，才能进行正常有效的采样，才能正确解调。而从噪声系数定义来说，通道噪声系数应该没有变化。

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发问网友：假如说第一级低噪放增益下降，那根据噪声系数的级联公式，增益下降，噪声系数不是会变差吗？这个地方不知道是不是我自己理解错了？

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汪洋大海：这样理解是对的。

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发问网友：那老师你说的通道噪声系数没有变化，我这里不是很懂？难道老师这里说的通道噪声系数和我说的指的不是一个东西吗？

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汪洋大海：我说的是第一级的放大器在已饱和的状态下噪声系数从定义上说不应有变化。当时还没有推算到级联的场景。

发问网友：懂了，谢谢老师。就是说级联情况下，整体链路的噪声系数还是会恶化。

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出品丨EDA365

原创作者丨EDA365微信交流群

排版编辑丨陆妹

注：本文为EDA365电子论坛原创文章，未经允许，不得转载。

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