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FPGA ------- 组合逻辑中的竞争与险象问题(一)

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发表于 2019-6-10 10:01 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 uperrua 于 2019-6-10 11:32 编辑
6 ~. W% q+ {* w$ J4 {/ e- D1 d# \0 N
7 z1 `' i) R* b' _: O针对单输出的组合逻辑进行简单分析,而多输出的组合逻辑可分解为多个但输出的组合逻辑。
; |' N- }$ D$ R$ ]6 J: ^& J/ h$ p
6 C+ t2 x, ~- N+ L
单输入的组合逻辑
8 Y; M4 n% m8 `1 C% y; Z3 c4 Q( Z# l) M2 S1 V

9 s0 l- F1 j+ I0 p' H! W对于一个简单的非门电路,它的输出将永远跟随输入变化,即使考虑到门延迟、线延迟的影响,输出波形最多也就是比输入波形在时间上滞后一些罢了,并不会出现非预期的现象。
" j; U, v7 `4 N, M2 ?* Y& g2 ?- f5 }8 ~# l7 _$ B

/ s+ m8 I- t: {9 S; o  S) w但对于单输入的组合逻辑,情况就不一样了。4 |9 A# ^, D0 b( t5 f
. G) d3 X9 M7 L% @
2 E7 ^+ K  x1 ^- a
如下图:
8 u, x) {3 q6 k4 V$ z0 R/ F# |( `5 v0 m

) s5 N4 T/ s6 m5 R) {
6 n  `: ~/ u: W$ E2 W0 O$ T* L1 d; P# ]2 A! u% `
2 h; }6 i4 u4 I/ H0 ?& c* f# g/ }( u0 O
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& Z2 p! d) @, u8 K, V; K  ]8 z9 ?
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