求问多片DDR3中地址线、控制线、命令线都走点对点拓扑有什么缺点呢？

cxhhqz

如题，看到公司目前有个板子的设计，1片FPGA连2片或4片DDR3，不是按照一般datasheet要求（数据线点对点，地址线、控制线、命令线选用T型或fly-by），这几款板子DDR3的所有走线都是点对点拓扑，这样的板子对比按照datasheet要求设计的板子有什么缺点呢？盼复，感谢

dzkcool

这样对于硬件来说更简单了，但是对于FPGA工程师来说就麻烦了

cxhhqz

dzkcool 发表于 2019-6-5 11:50
这样对于硬件来说更简单了，但是对于FPGA工程师来说就麻烦了

对于大公司分工细的话确实是，但这边就没分得那么清，FPGA、硬件、layout都是同一人，
& Y( k  t0 x( Z7 `; `1 j& W; _5 P这样时序上会不会有什么问题呢？或者性能、功耗等方面有什么缺点呢？

dzkcool

每片DDR的地址线都是独立的，那么FPGA要用到的IO就更多了，功耗会更大些。

cxhhqz

dzkcool 发表于 2019-6-5 13:51
% f& Z% O1 [; |% c每片DDR的地址线都是独立的，那么FPGA要用到的IO就更多了，功耗会更大些。

是，功耗和成本（layout空间）不佳是肯定的，甚至多出那么多走线，层叠也可能增加，
但像时序、SI、PI、阻抗等性能方面是否会有不利影响呢？
* p0 _" V1 j+ P( V! w! l( l$ `

dzkcool

没什么影响，只要FPGA编程水平够牛，这都不是事