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verilog写顶层文件时出现错以下错误，该如何解决呢？
% b, T* C* ]2 _; [: B" Q2 J% F7 n; A/ S: e8 g- H E, B
) ^( |4 V9 k2 N, m) A错误如下：( B8 t3 H X7 h
Error (10839): Verilog HDL error at TEST.v(26): using implicit port connections is a SystemVerilog feature& F" Q+ M' f% l3 n
代码如下：: ^1 Z, h7 w* \8 Y8 N& N
module TEST9 L. u9 H( Z! O; G5 c# b
(
7 M% X4 R' [% T/ d# u5 ?phase_a,6 y0 o# l$ w7 H( z$ o7 A
phase_b,
5 s9 v5 M, p/ p3 F) \ F3 q6 h' {# ^" O) }$ T$ u1 `. Y3 g
dq,) Z2 _7 Q8 p1 n5 ]4 k8 k
); input phase_a;! o. Y) q% C& ^. @; s& }) |+ Z. V/ x
input phase_b;
% Y) i: o& b0 H! Z0 z! f" Y7 |. S1 Minout [15:0] dq; DECODER(
8 f" j4 ~$ H, u( S, `.reset(reset),
" k# N8 O$ b: |( V/ [$ F.enable(enable),
5 s- Y8 K- Y, ?( D4 |.phase_a(phase_a),
7 ~/ P( q' J! Q' G& I.phase_b(phase_b),
7 R& {/ F* J' n. ]% R4 K( L+ A.counter(counter)2 L" E7 L1 o- N# J8 r
X# P8 T; z0 M! v$ ?3 I
); RAM(
! f. N) {6 s8 k2 N1 E.dq(dq),+ T1 M+ H- G3 t
.address(address),3 H! z9 S; U( C) ^( u
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.n_w(n_w),
* s: h5 D F; z# |( k- F# k.output_enable
[3 t. k8 A; V6 s/ h. r* U);! z, T) H$ U8 m+ J6 I% ? i, `
endmodule
% T" a( \2 L6 p9 Z. V/ Y/ ~
2 p* J+ f. L1 t7 t9 D8 D
% B. l- b2 O9 n' d( X/ j | 
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发表于 2019-6-4 17:32
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