Verilog HDL语句 可综合经验

Allevi

Verilog HDL语句 可综合经验

6 V: w) o+ r" F! Y* d( u
连续赋值语句的综合：从赋值语句右边提取出逻辑，用于驱动赋值语句左边的net

过程赋值语句的综合：从赋值语句右边提取出的逻辑，用于驱动赋值语句左边的reg型变量。注意：initia语句仅用于仿真，不综合。只有在always中才能被综合。
4 U' J/ x! v- U
建议组合逻辑用阻塞语句，时序逻辑用非阻塞语句，任何延时控制（如#5）都被综合工具器忽略。一个模块中同一个变量不能既有阻塞赋值，又有非阻塞赋值。
) d  ?/ [: O0 |7 ^
always语句的综合

! O; E# Y5 d$ O  Q: y# b3 V3 m3 y1对于组合逻辑，事件列表必须包括所有always语句中引用的变量，否则会造成综合的结果与设计功能不匹配。

: F& c6 ?7 c- ~" ]2临时变量可以不用在事件列表中列出。
+ I. g  K. \- ~& `' m* ^
if语句的综合

  _( N) J9 k( z  u! d) w特别要注意综合出锁存器。always中，某个变量没有在所有的条件分支中被赋值，就会综合出锁存器。

case语句综合

1 [1 I2 W4 k$ T! Z" z# R6 Z# z和if语句一样，不完整的case分支语句也会导致锁存器的综合。

3 k7 ?* r. k  b; P; ?7 g( j避免方法：
' H' B$ w# r& r$ G% ]1 [6 _9 L
1）在case语句前，对要赋值的变量赋予初值

  ^1 \1 {) o' halways @ (state or a or b) begin

q =0;
7 i; u, U) x) G
case(state)
9 v1 T! t, s8 e- N$ g- [9 e# z( e
3‘b000: q = A & B;

: W) X' w% c" R8 I# C……
; u$ @: z; _: M$ A! n* w# I
. s, |# c9 l8 Q: H2）使用default分支语句

3）使用综合指令，具体用法在case关键字行的注释中插入”synthesis full_case“
' ^6 V& P: s  K% t7 M$ L7 D$ Z
6 ~; B0 W5 P7 T6 C并行CASE语句
. }8 V( g% k6 H3 o7 n$ a
通常情况下case语句和if语句一样会综合出代有优先权解码的硬件电路，从上大侠选项优先级逐渐降低。但如果设计者知道case语句中的所有项是互斥的，这时候就使用”parallel_case"综合指令。

: O, B' ?+ [( _1 f4 a) @always @（key)

# t1 |* K& l2 D0 m' ~) Xcase(key) //synthesis parallel_case

4‘b0001: a = 0;
/ H8 R7 L4 c2 F) D- R
6 m% P. P# n# X5 zendcase
' C+ R4 o& p' {

kinidrily

还没有涉及到这种问题，不过当做经验以后没准用到