错误如下：/ f4 c+ s9 O- e6 c
Error (10839): Verilog HDL error at TEST.v(26): using implicit port connections is a SystemVerilog feature. P3 G# @! B, @6 x
代码如下：
/ |* R- _7 ~6 z9 Z* N' pmodule TEST$ v A2 X. y* z8 n% `
(: h; [5 Q* b! B8 C
phase_a,2 s L8 \1 V/ \* x9 c" {' i! [
phase_b,2 l. [- p( W) _7 E8 Y8 e
, I* l- ^) h7 |' e/ r# @& f! bdq,
6 _- t' f- p- }6 P);
input phase_a;# O; P% h, t0 u, j7 Z' F
input phase_b;3 T. G- N* b, V5 w2 z. q7 [
inout [15:0] dq;
DECODER(- J( w8 s4 a* {7 t8 {* {
.reset(reset),
8 K- _ e2 g7 F. ~" L5 r* T% V) c.enable(enable),
0 T4 z3 f, j ?* g" q% `.phase_a(phase_a),
' s E+ O0 ^( P6 L/ e.phase_b(phase_b),# R8 B, @# k+ }( Y ]# f# |
.counter(counter)
+ N P( d/ F- ~( M- C3 n* a' U6 Q/ F3 y% e' {, f- g
);
RAM(
! M/ T b& `1 w- _. `8 h! X- l.dq(dq),
! {8 D2 W0 v1 j1 U& W.address(address),& U* N9 ]* w: O; l1 [* I1 D; o
.n_e(n_e),
5 g3 v) g7 H& }( l2 \3 c( E; Z; K.n_w(n_w),
. a5 P5 W2 C2 @3 l; q.output_enable
% I1 g/ ^$ W2 w+ Z+ L3 u4 G);
3 S6 `' y( Z6 p7 I: rendmodule
/1 
发表于 2019-5-30 18:32
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