Mentor EE软件SIP封装设计求助

365长青

【求助】最近正在应用mentor EE  VX1.2软件进行SIP封装设计，作为小白，诚心向各位大神请教下列问题：
$ }! I9 C4 Z0 r' G! \& r1.pin-die数目与芯片 引脚数目不一致时，怎样进行cell封装设计？
2.在设计完成芯片封装后，怎样将wire与bondpad进行连接？
大神们能 以实例进行深入详细的讲解就更好了， 衷心感谢各位大神的帮助！！！

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记得自带的有点视频