DDR3 T型走线等长规则设置疑问，求帮助！

liuxiang5119

板子是海思HI3519A官方的板子，DDR3 T型走线结构，看规则里有设置T点分支等长规则，如下图所示：
# X! m8 o$ t2 _1 D8 z) r" c7 O* s
+ m' T) \, v- E( H2 \1 b
3 F% M. A  k; W5 h4 J5 B- d
2 n# F* B8 Z3 ?% A
然后手动将PCB板整体旋转了90度，出现DRC检测错误为E/D   检查显示T分支等长不对了，如下图：
! f: v; s2 q$ h
* j5 s2 C9 K# Y8 r- r: Q/ j3 g! I/ g
检查规则，其他设置都没动，不理解这里为什么检测出来的线长度不一样了，看DDR_A0的拓扑结构和原版的也是一样
; D  q; W( U1 F2 P- a1 m包括参数都一致，所以不理解为什么会显示DRC错误


, f# `: K: R8 l+ G1 A只是将PCB旋转了90度，走线长度，板层结构都没动，为什么会显示DRC错误呢，还有哪些规则是影响这个的，实在不懂了！求各位大大们指导下！
5 I% k' P' S: X* O/ \0 K; R/ w8 D
% `) v& \7 Z, T  @8 T9 I% M" `* F9 T这个是原版的PCB 水平位置

这个是改之后的，旋转了90度，然后就显示E/D   DRC错误
  P0 q/ r* b0 A5 _& w& R* t4 e

dzkcool

看是同一块板吗？表格显示T点到芯片的长度变短了，先database check一下看

liuxiang5119

check之后没任何反应  还是显示E/D错误   

dzkcool

对一下两块板子的Z Axis Delay开关，是不是一块开了，一块没开

xiaoxiaoya

看看

yaoxiao0302

Pin Delay,层叠设置，还有就是Z delay,

liuxiang5119

yaoxiao0302 发表于 2019-4-25 09:38
- x; o" M; h* z- ^, Z( xPin Delay,层叠设置，还有就是Z delay,

层叠没变   包括Z delay  pinDELAY   这些都没动    我是在原PCB设计上  直接移动了下DDR部分  然后就出线DRC报错  
; g: M$ g) {( B' L$ {6 i8 z

shidaxia1573

可能移动后，部分走线的网络性质发生变化，变成无网络走线了。你可以抽几个报错的走线查看一下。尤其的via网络属性是不是也发生变化。

杨柳kevin

这个太神奇了

850025103

这个太神奇

rita_shang

我也碰到这种情况了，只是整体转了方向，T点出报DRC且规则出错，没找到原因