利用vhdl实现分频

chenqinte

我想用vhdl实现时钟的分频,但我只会50%占空比的偶数分频,因为还是菜鸟,不太了解怎么进行奇数和小数分频,请大虾指教.最好有程序例子进行说明,谢谢

chenqinte

( J. V" O- S) W% j# C* A
没人顶哦,这是我写的一个小程序不过仿真的结果可以实现3分频,但在板子上跑时,分频乱七八糟的,不知道为什么
$ M) h9 u5 i% k; c- hlibrary ieee;
use ieee.std_logic_1164.all;
  `) ^: c/ i* u3 ruse ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity febpin is
% E  V: o" T7 ^ port(
  clk:in std_logic;
! L. ~( b) |# F- k- o- ~  div3:inout std_logic
  );
! F' g8 |) t% _* u  w2 Dend;
architecture behavioral of febpin is
# y' h9 C* t5 d2 `$ G) isignal cnt:integer range 0 to 2;
signal q:std_logic:='0';
2 r. Z' s6 V. g  _begin
process(clk)
9 _4 }2 {* A# R& @4 c begin
if (clk'event) then
  if cnt=2 then
  q<=not q;
  cnt<=0;
% q' z! O: I2 F  else
  l% q( m. M6 a# C4 h% c) U+ u  cnt<=cnt+1;
  end if;
end if;
0 w. j- Y, {& z) r end process;
div3<=q;
4 p/ j3 m9 c3 ?, Zend behavioral;