PCIE下的地层好要挖掉不，挖掉是实现什么呀！谢谢

lxcxab · 发表于 2019-4-4 11:08

EDA365欢迎您登录！

您需要登录才可以下载或查看，没有帐号？注册

x

PCIE下的地层好要挖掉不，挖掉是实现什么呀！谢谢如图

ACE_ASL · 发表于 2019-4-4 17:15

之前本论坛有位大神说的，不知道是否完全正确，个人认为有点道理，因为是全挖的，所以不是为了提高阻抗。

1.金手指下面全部掏空的原因
金手指的部分因为要拔插，在制作工艺上是需要额外电镀的，这个工艺会增加板厚，但在工艺制程上为了控制整板厚度一致，所用将金手指下面的平面层挖空。

2.掏空带来的问题
线的阻抗没办法控制了。差分互相参考，并且差分间都有GND，可以用pwm模式控制阻抗，，单端信号如果是低速的还马马虎虎，如果有单端时钟，一般也是在其左右都是GND,通过pwm模式来控制阻抗。

kevin890505 · 发表于 2019-4-5 08:26

pci-e明确说明，金手指下方所有层挖空，因为板子厚度固定的，金手指的表低层错开，信号刚好重叠GND，这个宽度阻抗刚好满足要求，所以加了平面阻抗肯定会变低，反而挖空阻抗才会刚好在±10范围内，当然了这个也和板厂有关。

procomm1722 · 发表于 2019-4-5 21:21

個人覺得和板厚應該無關, 因為電鍍所增加的厚度都是算um , 但銅箔厚度卻是以mil 為單位, 這個差距太大.
因此就算單面各電鍍10um的鍍金厚度 , 金手指充其量也不過增加20um的厚度.

lc1234 · 发表于 2019-4-4 11:12

看看

allegro小助手 · 发表于 2019-4-4 11:19

焊盘处挖掉，实现提高此处阻抗

lxcxab · 发表于 2019-4-4 11:55

allegro小助手发表于 2019-4-4 11:19
( E. l- l" k5 c0 u, o% {6 x% y; Z焊盘处挖掉，实现提高此处阻抗

高阻抗会不会造成阻抗不连续呀

liuping · 发表于 2019-4-4 14:44

lxcxab 发表于 2019-4-4 11:55, R/ K0 [( ? X3 }. u8 S8 S
高阻抗会不会造成阻抗不连续呀

焊盘比走线宽度大，阻抗就小；挖掉相邻层，提高阻抗，与走线保持相近；而不是你说的高阻抗会造成阻抗不连续！

57581470 · 发表于 2019-4-4 15:31

器件焊盘和过孔都是阻抗不连续的地方。挖空后焊盘和参考层之间的介质厚度变大了，阻抗变大。

林果果 · 发表于 2019-4-4 16:51

看你截图，金手指部分出线有点问题哦。正常情况下线离开PIN 1MM，至少0.5MM后再打折。PIN的地方经常拔插，线麽久了容易短路

18621890415 · 发表于 2019-4-4 21:28

多谢各位分享！

lc1234 · 发表于 2019-4-8 08:38

多谢各位的分享

874551326 · 发表于 2019-4-8 08:51

金手指是要全部净空的

szkalwa · 发表于 2019-4-8 08:59

工艺问题和阻抗没关系。没连接的焊盘的可以去掉
另外你的PCIE板子没有转折角，是个问题。

lxcxab · 发表于 2019-4-8 10:43

林果果发表于 2019-4-4 16:51
+ A5 S# W/ S7 w1 s& T, m! l( y1 G, ]看你截图，金手指部分出线有点问题哦。正常情况下线离开PIN 1MM，至少0.5MM后再打折。PIN的地方经常拔插 ...

嗯，多谢多谢！！

帐号		自动登录	找回密码
密码			注册

PCIE下的地层好要挖掉不，挖掉是实现什么呀！谢谢

EDA365欢迎您登录！

点评

点评

点评

推荐内容 /1