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本帖最后由 lzhcqu 于 2009-4-28 21:21 编辑 # s! l+ A( r, W2 z. z
+ t4 G- c8 m. _. A+ b同步动态随机存储器（Synchronous DRAM，SDRAM）：是目前主推的PC 100和PC 133规范所广泛使用的内存类型，它的带宽为64位，3.3V电压，目前产品的最高速度可达5ns。它与CPU使用相同的时钟频率进行数据交换，它的工作频率是与CPU的外频同步的，不存在延迟或等待时间。
* P5 ^ P5 j# y X& B* y; q双倍速率SDRAM（Dual Date Rate SDRAM，DDR SDRAM）：又简称DDR，由于它在时钟触发沿的上、下沿都能进行数据传输，所以即使在133MHz的总线频率下的带宽也能达到2.128GB/s。 DDR不支持3.3V电压的LVTTL，而是支持2.5V的SSTL2标准" T2 J& t C: A1 c: V
（一）. 关于 SDRAM/ F/ u8 Z, I9 \' Z! T4 u
Pp芯片' b& z( |, B1 a5 w5 C
; Q9 Z5 M8 E- Z1 Q6 H) {Sdram芯片
( |' K6 O, w7 f% O& G6 r$ X6 m! W
Data、Dqs ! Q7 z- U" G. G" T& \1 V; z" ]! Q! t
Clk0+/- 9 N1 \) B0 n/ J. N
Addr、Ctrl 6 s. e: W- ?% N) g* G
Sdram芯片
% C3 i1 w5 O$ s/ v
2 {7 Z6 @6 Y' @8 VClk1+/- Fb、St + d, d/ E% T; W3 r/ u
Data、Dqs
; [* r4 t7 q& V0 J, h* m. {3 X1． 信号分组：我们一般把它分为六组/ O# q9 G p: d6 Y0 ^. s8 H
（1） Sdram_adrctrl(包含所有的地址和控制信号)
0 w- ` [' F& _$ R U N/ w% W. E（2） Sdram_clk（包含所有的时钟信号：clk0/1/+/-，Feedback_clk，Startburst）
7 S: `6 r v2 Q（3） Sdram_dqs_l（包含DQS0..3）
3 n& U4 p. [+ Z9 p0 F（4） Sdram_dqs_h(包含DQS4..7)' a8 f/ i# a2 X, ~
（5） Sdram_data_l（包含DQ(0..31),DQM(0..3)）
: x1 v, d+ M. s/ g1 e0 X1 E（6） Sdram_data_h（包含DQ(32..63),DQM(4..7)）" P$ i, ^8 V6 Y1 G" k
2． 布局时应注意以下几点：
+ ^. ?! Q) F% w z1 K（1） 使用0402封装的上拉电阻4 v6 X6 V! H9 U; @* l3 X
2） 上拉电阻靠近SDRAM端摆放
4 v! L1 e& J" M# D$ O {4 f3 w（3） 每四个电阻旁摆放一对退耦电容，且第一个为Vtt to Ground类，第二个为Vtt to Vddq类6 r1 p0 s& V' i g8 A* _
（4） 退耦电容尽量靠近SDRAM的对应管脚摆放$ ~9 n- C9 Z1 v3 d ^- V
5） 参考电压的小电容应靠近SDRAM的管脚放置
; ~$ r- s+ y# s1 r$ |7 ]+ f3． 布线时应注意以下几点：
" P% X9 f( p( S+ h8 a$ t（1） 间距方面的要求：, ]2 G/ ?3 e4 f- e& r
a) CLK、DQS信号与其它信号至少保持20mil以上的space* | v/ v' `4 ]+ y- D/ x7 h
(b) DATA信号与其它信号至少保持15mil以上的space（DATA信号组与组之间也要有15mil以上的space），为了绕线方便，我们把DATA信号分为八组，分别为
2 i$ j( t- Z! |" B2 Z. Z* y% IGroup0 Q(0..7)、DQM0、DQS0
9 n: A3 W0 Q2 D& N' [Group1Q(8..15)、 DQM1、DQS11 b; Q' R5 Q# m4 b
Group2Q(16..23)、DQM2、DQS2
$ J: B/ `, q$ |) z) \Group3:DQ(24..31)、DQM3、DQS3% s$ y5 D0 q& h- J! I( t- z5 q- C
Group4:DQ(32..39)、DQM4、DQS40 o$ F1 D, v2 t1 Q
Group5:DQ(40..47)、DQM5、DQS5# s, |- o% j2 p! Z5 c9 v: v/ h
Group6:DQ(48..55)、DQM6、DQS6
' V" r7 `8 j! r' k* ~. jGroup7:DQ(56..63)、DQM7、DQS7
6 v$ z2 B Q/ b. p(c) ADDR、CTRL信号与其他信号至少保持15mil以上的space1 K5 H! w/ v4 H6 N: A* v
(2) 长度方面的要求：
) f0 ], b* N0 N; L（a） 差分时钟对做误差+/-10mils
1 @. B0 O$ z7 a0 B（b）DQS(0..7)做误差+/-250mils5 T0 n$ O4 B4 n _- q# f. y
（c） DATA信号组间控制在+/-250mils，本身做+/-100mils
1 [1 W1 G! y- y g（d）ADDR信号与时钟信号控制在+/-850mils，同一信号的两分叉的长度控制在+/-50mil- x m6 j+ I, [; c
（e） Feedback_clk、Startburst这两信号要等于DQS(0..7)平均长度加上CLK0/1平均长度，即 Length(Feedback_clk、 Startburst)=Average_Length(DQS(0..7))+Average_Length(clk0/1/+/-)3 R c- J7 w% Z$ s
4．单线阻抗控制在50ohm，对于地址和控制信号，分叉点到两SDRAM（可能的情况下）的阻抗控制在60-65ohm，以确保阻抗的连续/ A/ x4 B0 v) v: Q
5． Topology- T, T9 g1 M! U8 S# ~
(1) 对于CLK、Dqm、Dq、Dqs信号4 M2 Q; }2 s' e/ ]$ T" Z; h
Driver' o4 `2 A% w, _$ z, X) D" y
% X9 O. ~) {/ d' h, A. F7 w0 X/ F% O) `Resistor
6 }% ~2 \8 e4 `; E/ g V8 q! S% P, l A$ q
Sdram
" m: t2 b7 @7 c5 p& [9 X0 r5 ~ r" ^$ D7 i P. a0 @
(a)
2 W9 r" }: l- ^0 R jSdram至Resistor尽可能的短2 p" S" k" o" _# m4 }0 |' r2 U; p% I
Sdram
- c9 i$ _# i/ `- r. b
# u$ z6 s; `& U3 x' T9 aResistor& V) o4 P5 H6 V
. X0 x1 y5 q3 P" JDriver
2 G' r7 {9 @: L8 d/ x U" |# d4 p0 J; ?
(b) 8 ?+ F6 b0 n3 Z0 V/ H2 `
Resisor至Sdram尽可能的小于0.5inch
2 F+ V9 Z! z. I/ V5 D(2) 对于Addr、Ctrl信号+ \# t2 Y" S% a. {2 \; ?
Resistor
2 h2 s/ E; X8 I% r3 t+ t! D
5 l3 p3 Y' ^$ z. p2 n! ~Sdram % x4 C5 r/ ?8 i* i8 H7 Q: n
Driver
. R! V: q3 k8 v5 j6 v0 WSdram+ }; @8 E+ c1 k
1 Z( @' w D- e; jResistor
: z* c5 A& y3 r5 q0 e" ^ f( d: @1 E3 z; W: R
Resistor至Sdram尽可能的小于0.3inch6 o2 T4 F$ L" ~! O& v" N
3) 对于FD_CLK、Startburst信号
6 t, r5 j$ Q4 m; b+ {7 y) dDriver
5 v6 t7 K$ T; W/ Y; Y# r3 C$ C8 ~1 q/ Q( F1 P- S k: F: N
Resistor! r Y6 W8 {/ E0 w" A
, ^& e. r+ P2 N# y# R. @4 T7 [Resistor6 m! W$ Q( r, O9 ?0 o) O
" u" x& k7 Y8 A+ }" A6 S: d& C
6．布线要点：
, U ~$ a' v- r+ B+ g& x: C2 J4 I, A$ J（1） CLK0+、CLK0-以差分形式布线，抑制共模噪声
& H3 K0 Q7 _' x6 x" f" b; h（2） CLK1+、CLK1-以差分形式布线，抑制共模噪声 \. ?, o- _3 h8 I$ P* q+ d* \' O
（3） 同组DQ信号可以任意交换，以改善布线
) _ t: Y' [2 P3 m: L# m4 ^4） 在同一SDRAM中，每两组信号可以任意交换，以改善布线
' n# t* D! {+ K4 ~, h5 Y) a（5） 对ADDR、CTRL的Y型拓扑接法应注意将过孔放置在两SDRAM之间，确保两分叉的长度相同且短4 g/ S# L. s- N( P( h
（6） 同组信号相同层完成，同一信号若换层，要有共同的地回流平面，若没有共同地平面需要在换层处加地孔
1 E; l, i' D: y* W" @4 R. J（7） 使用0402封装电阻以节省PCB空间
& R8 o1 c/ p6 r2 a. j* \1 g" [: F. `8） 尽量少过孔, f: w: y9 c+ m
7．电源的处理
9 i5 j2 [8 k6 s+ j% D xVTT用两表层铺铜处理，在其周边均匀的打一圈孔，0402封装电阻管脚处用走线接铜处理，避免两电阻间连锡，造成焊接不良；其它电源用平面层处理。
- O/ @, L$ d7 o6 L9 ?' u+ U& }二）. 关于DDR SDRAM
$ X+ X- R5 g# a. ^Clock Buffer" i( h* V( s$ X+ u( z' Z( \4 W1 s
+ o& `8 Q- ~0 V Clk0+/- Fb
0 a2 @* l, N3 P) o Clk1+/- 5 t/ Y0 U( U1 W. o8 Y
Sibyte' e' d* W; F5 e1 Q( ?) H4 c
+ ^# c4 g# I! y5 z: F Clk2+/- Clk+/- " c5 O4 `7 K" }
Addr、Ctrl ; |( ]) r+ t1 K( H7 ?3 U: D7 S; F
1. 信号分组，我们把它分为三组# W8 k4 u% ]% u1 N- y5 p+ }( x
（1） DDR_A/C(包含Address、Control信号)( y, Z2 v/ N" K2 a
2） DDR_CLK(包含所有的CLK+/-信号)) B" \7 u3 q4 z
2. 布局时应注意以下几点：
- b' n* d6 E* K: P- u. g/ F: v (1)对于DIMMs，匹配电阻应靠近第一DIMMs放置
, f7 m& j8 h2 n, o. g/ Y) f7 Z0 V对于RAMs，匹配电阻应靠近Sibyte放置! @' J( F' X2 B) g+ i2 D' m
(2)所有的上拉电阻摆放在最后一个DIMMs之后，每四至六个信号放置一个0.1uf或者0.22uf的0603封装的电容且靠近上拉电阻7 i) w8 H& A9 Z
3. 布线时应注意以下几点：) p# A" A- z% C) |6 I2 w
（1） 间距方面的要求
" Y. e% P5 G7 c( @/ f0 b. k6 w（a） CLK信号于其它信号保持4：1的space
6 _+ }4 D4 c8 I+ `' a5 y+ QCLK以差分形式1：1的space布线5 W& [/ R$ g: `* v/ C9 ~
（b）DQ/DQS信号以3：1的space布线，与其它信号保持4：1的space（3：1（即线边缘与线边缘的距离）＝3X线到相邻地平面的距离），为了绕线方便，我们把DQ/DQS分为九组，分别为9 Z/ ]0 H5 P# O3 H7 Z" F% @: G% R
Group0:DQ(0..7)、DQS0
7 i- n% q/ T) {Group1:DQ(8..15)、DQS1
; D5 H; p+ ~5 ~+ M: t% O ^% J
/ f7 h1 k* M3 }2 @0 F( a! W; \: Y0 a6 p0 V$ O
Group7:DQ(56..63)、DQS7 & }5 K% L$ _ c" `% s) `
Group8:ECC(0..7)、DQS8; P) @" k* C$ ]2 ?
（c） A/C信号以3：1的space布线，与其它信号保持4：1的space
4 X4 U! w, U; u( u: m（2）长度方面的要求
" d0 c2 e [3 S8 i& W0 L（a） A/C信号尽量短，但信号间需小于+/-1500mil的误差7 p) d: S# l% a" K
（b）CLK信号差分对本身做+/-12mil，差分对间做+/-50mil的误差，且满足Length=SB..PLL+PLL..DIMM-PLL..FB& z3 c( N* ^" N/ G
SB..PLL=Sibyte至PLL Clock buffer的长度5 N/ u* Q2 _& M& I
PLL..DIMM=PLL Clock buffer至DIMM的长度, a: r- J& J- d) F2 V! T! U
PLL..FB=PLL Clock buffer的反馈时钟长度% X M+ u( U. e0 l6 H- Z0 f
对于DIMMs% N* Y3 x* n5 v
LongestA/C+6in<CLK<ShortestA/C+9in# {" f' b5 s- ]" M' c
对于RAMs
^# w9 ^9 W% h5 j7 F: ]- o9 XLongestA/C+4in<CLK<ShortestA/C+7in
' e5 Y( p' \9 o4 x（c） DQS(0..8)做 +/-400mil的误差& K6 K4 y9 z" \. H1 K
对于DIMMs@167MHz* `4 m& K0 D, c2 b% L
CLK-7in<=DQS<=CLK-1in1 s `: D1 E- z: q* h' m; \
对于RAMs@200MHz
% C0 Q+ r2 K, j5 W) NCLK-5in<=DQS<=CLK-2in
& }5 H- |7 o2 I, F（d）DQ/DQS信号组内做+/-50mil的误差
4 [9 ~" c! h5 s) z& @4 X（e） 所有的DQ/DQS长度都需加上Sibyte的Pin内长度& r: \; g) g8 f8 [* q y
4. 单线阻抗控制在60Ohm，差分控制在120Ohm
) g' X; z" O _$ R5. Topology$ F) R9 C+ I, Y1 B1 I
（1） 对于A/C信号" U+ Z; F2 V' R6 @7 b
对于DIMMs VTT - d O+ @" M; m$ @4 H) V
Rpack/ n2 ]$ u: I& P- U
7 H) |' S1 s+ ]
Sibyte
9 J+ U1 I( L& s( D0 U J$ O
+ e/ @6 c8 u3 h& r, ~3 ^4 ^A/C 5 A% v& |5 B) Y+ j# ?
对于RAMs( T8 h) k+ b; ^+ K
7 G- C M1 h& Q a- B0 r1 f
Ram05 p2 @. Y0 N7 ]1 f* Z, J
Ram1" w) h9 ^. j( s8 V' Z5 I6 j$ y
Ram2. y* H4 g2 F3 I% W, U' c/ K% ^
1 t6 {& @/ M9 XRpack3 q% k: c6 o8 C$ F5 ^ S6 [
% E0 ~" `/ U# t, u# ySibyte
: m! P6 H7 K% ~& n! N! j0 j9 W9 B2 U. M, j
A/C ) p( C2 y1 D) \$ H0 u3 L) D1 E/ p
Ram3
; w+ g/ \- M. t9 D& [Ram4 2 w( I: @$ m+ ` r2 V
（2） 对于DQ/DQS信号
7 |$ j8 N$ `, i$ t7 z' u' ^9 VSibyte1 W0 S! C2 Z$ z4 F; e0 n5 Y6 x
& Z1 j& M+ o8 @# \! zRpack% A, e9 @6 [, b7 X/ s( T
DQ/DQS: H7 g; Q% K: a+ l
% F$ |$ |+ o! a/ ^（3） 对于CLK
, _) X: M& W# f' x! y) ~Sibyte' _" Q8 r9 F$ Y. ] l* B8 X& P* c' H
6 c1 A D y6 H1 ?9 E: { `PLL
! C0 n4 U) @; j, uSB DIMM
% U" M5 v3 c- H# q. |FB: ^+ {/ g( E0 y- l+ r. C
6. 布线要点
& p: m- X* J5 U/ I1 L* t" v/ W（1） CLK以差分形式布线，抑制共模噪声
# \+ Y4 S% x: I+ j* \; A$ {（2） 同组信号以相同层完成，尽量不换层，同一信号若换层，要有共同的地回流平面，若没有共同地平面需在过孔处加地孔+ ]# S* @, i7 `+ A2 V& R9 L% _# K
（3） 使用排阻以节省PCB空间. R/ L( v0 d$ n! |4 P, o
（4） 排阻到DIMMs用表层处理，尽量短、顺畅 |
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发表于 2009-4-28 20:44
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