Hyperlynx:使用上的一些问题？

anjingcoward

; J# |" J) W/ \& T9 n
最近在学习Hyperlynx软件，遇到一些可能很简单的问题，
可我弄不懂啊，希望路过的高人稍微指点下！具体见附件！FPGA设计网论坛 专业FPGA设计论坛" i$ s! @2 T6 s5 P- W. \
% ]$ P9 h2 x6 v: ^
$ q* @; C& r) g* c0 U8 v( `' Z4 I谢谢！！！

forevercgh

图一：引脚名称
3 H4 \) j  r1 n! R7 m. Q2 O; C1 U图二：频率可以自定义，参考datasheet，你提到的带宽什么意思？虚拟示波器不用考虑带宽
% X8 |; J6 w% j* k$ F. }) p图三：没明白你的意思
图四：仔细看下英文，没有玩过protel，不懂

anjingcoward

TO forevercgh版主：
图一：那个QB不是在Signal栏里面吗？
) j' V1 f4 ^3 t* C% m3 K      对应最右侧的带有芯片Log标志的那一栏也是signal项被选择，不是pin啊？
图二：U1不是代表IC吗？那每个芯片是不是都有个工作频率带宽呢？
      我的问题就是：133M是基频激励吗？
      考虑到IC有相应的带宽，所以这块频率不是随便乱300、500等乱输入的吧？输入原则是什么？
图三：Hyperlynx的Boardsim不是有两种分析方式吗，针对串扰而言，无论哪一种方式，
      我们在做仿真的  时候都要指定串扰阈值，比如都用40mV吧，
      我的问题就是：当我用“快速分析”的时候，在Report中，很容易看到有哪条net是victim，
7 b/ H1 ]  Y, L. D; j' `, h                    哪条是 aggressor，也即是说串扰被软件检查出来了，
                可是在“详细分析”的时候，被分析的net的Report中，无论阈值设定40mV
, @; f" t7 p- g; j# Y                              或者更低，在Crosstalk那栏中，总是写着NA，这是怎么回事啊？
                    好像串扰没被分析一样？
图四：当把Protel做的PCB导入Hyperlynx时:
         弹出warning：说没有Plane layer，让在Stackup中设置一个Plane layer，那这个层随便设置吗？

forevercgh

图一：signal就是pin，你用datasheet对照ibis model就清楚了
图二：U1就是实际IC的等效，你使用的IC支持什么样的频率就设置什么。如果133M是选型的IC支持的频率，那么你设置的133M就是基频。
图三：NA没遇到过，maybe你的设置有问题
. P; z; H1 ]( [4 ^图四：这个牵涉到层叠设计，你可以问下PCB工程师

xhymsg

设置叠层是不是因为你导入的PCB和你HYPERLYNX中的层数不一样

anjingcoward

TO forevercgh :
9 y" W) `# I7 ^  `图三：我按照教程DEMO.HYP来做的啊，在“详细分析”的时候，
( V0 U; S* ^7 w- T" Y* N  \   Crosstalk项就是写着NA的，forevercgh 版主可否简单运行下那个例子，看看Report呢？
/ ?" o( X: W4 M- K9 X4 K# [, aTO xhymsg：
7 _- f, n3 {7 P( [图四：你的意思是说，Hyperlynx默认的叠层数量和外导入的PCB层数不同所导致的吗？

anjingcoward

请问楼上的二位：
4 @1 ?) J% V2 N: r# Q, l0 D$ q( \    谁有将实际PCB导入Hyperlynx的教程？
    能共享下吗？

dsy198677

叠层设置出问题是因为:你的电源层和地层定义错误，不应设置成NO PLANE,应该设置为CAME PLANE.你改下试试看，可以在HYPERLYNX  的STACKUP里进行设置，也可以在PCB里LAYER SETUP中进行设置。

anjingcoward

TO dsy198677：
. c; T/ b$ v8 {) @. k/ {: W2 H    came plane是什么意思啊？
1 Q! |! a6 o# @    另外请见图：

xhymsg

6# anjingcoward
惭愧，我也没有实际导入过，但是推测是这个原因，就是你PCB的实际层数和你的STACKUP中设置能否对应起来。

forevercgh

cam plane就是平面层，通常设置为power或ground。
  C5 C( j# C4 o! z! B4 T  x请楼主弄清楚几个问题，然后潜心研究SI
" C8 ^9 P: R+ i" _; D1.什么是特征阻抗
3 a8 e6 z7 O2 K4 j" Q2 @! q; t2.参考平面用途
1 O# S/ G% k) E% ~9 S3.PCB的层叠设置的原则和原因
; u* M# U" Q! o( i9 `+ X; e4.什么样的板级走线要考虑SI

anjingcoward

对于第一和第二个问题，还知道一点
至于：
/ W& A* L( v$ ~$ r* g3.PCB的层叠设置的原则和原因
2 n: y, }$ l* w+ I. r4 F* Q4.什么样的板级走线要考虑SI
6 Q$ ^0 m3 \7 {: a4 m# S3 x  ?0 d请问：forevercgh 版主，我应该看那些资料呢？

forevercgh

9 \& M6 g4 F% I3 R5 e. k$ d6 P  I
5 @7 ?3 V; M: i- ]Howard Johnson, Martin Graham. 《High-Speed Digital Design》
5 E0 c( T$ C- \7 ?国内也有中译本  《高速数字设计》
E文比较nice的看原版的，翻译后的某些用词会让人很晦涩。

PS:如果是要搞SI研究的，PCB layout的实际工程经验是必备基础条件。

anjingcoward

谢谢版主的回复，我去找找资料！