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这个做开关电路有没有问题

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1#
发表于 2019-3-5 11:33 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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这个做开关电路有没有问题
" I$ C  ^& W% E) m" w6 Y

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 楼主| 发表于 2019-3-7 09:47 | 只看该作者
niuth 发表于 2019-3-6 12:32! I$ E4 j. B' j  m
MOS管导通后,会造成栅源控制电压消失,器件自身会反复断开和导通,是这种设计思想吗?

  M1 i2 H# Q* s5 m  o: R3 r现在SPI1_MOSI是PMOS输入有3.3V 。  我想实现NPN三极管IO口高电平导通,PMOS G极低电平导通,SPI1_MOSI拉低,现在这个电路拉不低$ A  _% l1 j. L% g( `- J: }

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发表于 2019-3-20 10:38 | 只看该作者
楼主的图在于虽然PMOS在NPN三极管导通情况下,G极被拉低实现了VGS<0,满足PMOS导通的条件;但一旦PMOS导通,S极会被拉到D极电位(也即拉低),此时VGS约为0,不满足PMOS导通条件,又关断了;
1 z! _$ G" W; ]7 C" q' y21#的图可实现楼主想要的功能;

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 楼主| 发表于 2019-3-8 10:43 | 只看该作者
KOGBOYQQ 发表于 2019-3-7 16:58
* D! X; z% p0 Z  Y8 h  v$ ^你的電路P4_0,LOW的時候Q3 pin2-3.3V,pin3-0V ( Z& h: Q6 q5 C
P4_0 high的時候Q3 pin-3.3V, pin3-3.3V  
, e- J0 H3 s8 l/ U是嗎?

$ T' v. v4 B2 O6 \% O( ^P4_0是单片机给高,NPN导通,PMOS G极变低,我想实现PMOS输入脚拉低
( F8 z' P7 d; v+ G5 S0 v9 f# p* Z6 P# N! g& [. A

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2#
发表于 2019-3-5 20:44 | 只看该作者
我感觉有问题,
% V4 `* Q* ]. o+ f2 @第一,应该用NMOS
8 K6 z  D/ N, G第二,mos接反了,按现在的接法,信号一直都是通的,由左向右& `/ j, G! k4 y* f% w# X  H1 E

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3#
 楼主| 发表于 2019-3-6 09:17 | 只看该作者
现在P4_0 IO口给高MMBT2222打开后,SPI1不能拉低% B; D' a" G& ^

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4#
发表于 2019-3-6 10:46 | 只看该作者
去掉两个管子中间的那个10K电阻就可以了

点评

不行  详情 回复 发表于 2019-3-7 09:43
  • TA的每日心情
    开心
    2025-6-5 15:00
  • 签到天数: 1125 天

    [LV.10]以坛为家III

    5#
    发表于 2019-3-6 12:32 | 只看该作者
    MOS管导通后,会造成栅源控制电压消失,器件自身会反复断开和导通,是这种设计思想吗?

    点评

    现在SPI1_MOSI是PMOS输入有3.3V 。 我想实现NPN三极管IO口高电平导通,PMOS G极低电平导通,SPI1_MOSI拉低,现在这个电路拉不低  详情 回复 发表于 2019-3-7 09:47

    该用户从未签到

    6#
    发表于 2019-3-6 14:02 | 只看该作者
    这种电路主要用于电源的开关,你可以先说一下你的功能需求。
  • TA的每日心情
    奋斗
    2020-3-4 15:38
  • 签到天数: 1 天

    [LV.1]初来乍到

    7#
    发表于 2019-3-6 14:06 | 只看该作者
    SPI1_MOSI应该为源端输入,off-page方向有问题。查看AO3423 Pmos的导通VGS为多少,测量一下。看这电路感觉当Q4导通后,G端电压分压了S端,确定是否能满足导通条件吧。

    该用户从未签到

    8#
     楼主| 发表于 2019-3-6 15:56 | 只看该作者
    P4_0 IO口给高电平三极管导通,我想实现SPI1_MOSI 三极管导通后拉低。SPI1_MOSI 是VCC输入,

    该用户从未签到

    10#
    发表于 2019-3-6 17:18 | 只看该作者
    1、很明显没有用,不管输入如何变,输出都是低;+ O0 m1 k+ p; L: b+ H
    2、电路太复杂了,要考虑隔离,一个电阻,一个二极管就可以了。
      ]' k# E, U, F9 n9 _; w
  • TA的每日心情
    开心
    2025-6-5 15:54
  • 签到天数: 974 天

    [LV.10]以坛为家III

    11#
    发表于 2019-3-6 18:40 | 只看该作者

    # p4 d# {; i/ `/ S/ P3 }/ y# w# W3 @" `
    如图把G极的电阻改一下接法就没问题了!% f4 K) Z+ h5 G1 H0 q/ I' }9 `" g1 x

    点评

    我是想实现PMOS导通后输入会拉低  详情 回复 发表于 2019-3-7 09:10

    该用户从未签到

    12#
     楼主| 发表于 2019-3-7 09:10 | 只看该作者
    th2010-gc01 发表于 2019-3-6 18:40
    6 T( X8 t9 n$ U, g/ ^9 \, L如图把G极的电阻改一下接法就没问题了!
    , M1 _; `1 W6 D  j; G
    我是想实现PMOS导通后输入会拉低$ A. g& q; n' l5 a

    点评

    那你输入要有电阻隔离才行!  详情 回复 发表于 2019-3-7 14:11

    该用户从未签到

    13#
     楼主| 发表于 2019-3-7 09:43 | 只看该作者
    shineysunwxy 发表于 2019-3-6 10:46* P* O. E. I9 _" q5 C9 T  L0 L
    去掉两个管子中间的那个10K电阻就可以了

    ! h. s3 P. z7 A% Q不行
    3 X+ @! V* }, t  B1 ~( c
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