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这个做开关电路有没有问题

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1#
发表于 2019-3-5 11:33 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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这个做开关电路有没有问题2 a" A9 d4 G0 L8 g

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QQ图片20190305113058.png

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 楼主| 发表于 2019-3-7 09:47 | 只看该作者
niuth 发表于 2019-3-6 12:32
3 K3 I( k0 F0 G# X  pMOS管导通后,会造成栅源控制电压消失,器件自身会反复断开和导通,是这种设计思想吗?

# r/ W2 ~8 U; H0 R8 m现在SPI1_MOSI是PMOS输入有3.3V 。  我想实现NPN三极管IO口高电平导通,PMOS G极低电平导通,SPI1_MOSI拉低,现在这个电路拉不低: W0 Z  t/ S% Y1 q

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发表于 2019-3-20 10:38 | 只看该作者
楼主的图在于虽然PMOS在NPN三极管导通情况下,G极被拉低实现了VGS<0,满足PMOS导通的条件;但一旦PMOS导通,S极会被拉到D极电位(也即拉低),此时VGS约为0,不满足PMOS导通条件,又关断了;2 l; u# t- ~7 T: M7 h* N$ v
21#的图可实现楼主想要的功能;

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 楼主| 发表于 2019-3-8 10:43 | 只看该作者
KOGBOYQQ 发表于 2019-3-7 16:58
6 d0 H) L0 w% q. D. s( Z8 l你的電路P4_0,LOW的時候Q3 pin2-3.3V,pin3-0V 6 _/ [8 K. q2 U! |; q
P4_0 high的時候Q3 pin-3.3V, pin3-3.3V  
: P) ]8 ?% M# e9 U# ~8 b& u是嗎?
$ q0 Z- q! e# N
P4_0是单片机给高,NPN导通,PMOS G极变低,我想实现PMOS输入脚拉低
' X$ c& d, P, T" y& a; l6 l% b. W
" A9 p# u8 P# h* ?+ u8 r& I' E

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2#
发表于 2019-3-5 20:44 | 只看该作者
我感觉有问题,
9 M/ d' f/ d$ a; U% x第一,应该用NMOS
2 g& R, Z! Z5 @% N0 i8 Z. G第二,mos接反了,按现在的接法,信号一直都是通的,由左向右. h& J& Y* b8 O. t# C5 |

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3#
 楼主| 发表于 2019-3-6 09:17 | 只看该作者
现在P4_0 IO口给高MMBT2222打开后,SPI1不能拉低& b& \6 v7 d: `+ h6 q; E

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4#
发表于 2019-3-6 10:46 | 只看该作者
去掉两个管子中间的那个10K电阻就可以了

点评

不行  详情 回复 发表于 2019-3-7 09:43
  • TA的每日心情
    开心
    2025-8-19 15:06
  • 签到天数: 1188 天

    [LV.10]以坛为家III

    5#
    发表于 2019-3-6 12:32 | 只看该作者
    MOS管导通后,会造成栅源控制电压消失,器件自身会反复断开和导通,是这种设计思想吗?

    点评

    现在SPI1_MOSI是PMOS输入有3.3V 。 我想实现NPN三极管IO口高电平导通,PMOS G极低电平导通,SPI1_MOSI拉低,现在这个电路拉不低  详情 回复 发表于 2019-3-7 09:47

    该用户从未签到

    6#
    发表于 2019-3-6 14:02 | 只看该作者
    这种电路主要用于电源的开关,你可以先说一下你的功能需求。
  • TA的每日心情
    奋斗
    2020-3-4 15:38
  • 签到天数: 1 天

    [LV.1]初来乍到

    7#
    发表于 2019-3-6 14:06 | 只看该作者
    SPI1_MOSI应该为源端输入,off-page方向有问题。查看AO3423 Pmos的导通VGS为多少,测量一下。看这电路感觉当Q4导通后,G端电压分压了S端,确定是否能满足导通条件吧。

    该用户从未签到

    8#
     楼主| 发表于 2019-3-6 15:56 | 只看该作者
    P4_0 IO口给高电平三极管导通,我想实现SPI1_MOSI 三极管导通后拉低。SPI1_MOSI 是VCC输入,

    该用户从未签到

    10#
    发表于 2019-3-6 17:18 | 只看该作者
    1、很明显没有用,不管输入如何变,输出都是低;- _% k" L3 M! R; z' p0 |% h& C
    2、电路太复杂了,要考虑隔离,一个电阻,一个二极管就可以了。, x3 B  F, I& Y' F* C. Z
  • TA的每日心情
    开心
    2025-8-15 15:54
  • 签到天数: 1024 天

    [LV.10]以坛为家III

    11#
    发表于 2019-3-6 18:40 | 只看该作者
    * d" @; F* a5 e4 ^5 G! P$ u- s; x1 k

    4 T4 R' H* S6 [% V* @如图把G极的电阻改一下接法就没问题了!- k9 E% r/ j* n/ h" h7 G, M

    点评

    我是想实现PMOS导通后输入会拉低  详情 回复 发表于 2019-3-7 09:10

    该用户从未签到

    12#
     楼主| 发表于 2019-3-7 09:10 | 只看该作者
    th2010-gc01 发表于 2019-3-6 18:40
    ) i4 R- ~' @7 }如图把G极的电阻改一下接法就没问题了!

    - J# S) j# @" Z5 }: D5 C$ I/ d- y# }我是想实现PMOS导通后输入会拉低
    4 X+ k  }9 N( y& z! M% w7 y

    点评

    那你输入要有电阻隔离才行!  详情 回复 发表于 2019-3-7 14:11

    该用户从未签到

    13#
     楼主| 发表于 2019-3-7 09:43 | 只看该作者
    shineysunwxy 发表于 2019-3-6 10:46
    ( B4 E, f& }+ Q1 ~去掉两个管子中间的那个10K电阻就可以了

    0 F4 L4 S( W7 l- {% t- h不行
    3 V8 s3 x1 f4 b8 g, K% N
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