级联PLL超低噪声精密时钟抖动滤除技术研究

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级联PLL超低噪声精密时钟抖动滤除技术研究

本文针对全方位的信号路径系统中的高速全差分运放及高频宽14位模拟/数字转换器的随机及固定时钟抖动，具体分析、研究了超低噪声兼时钟抖动滤除技术。研究选用双级联PLLatinum架构，配置高性能压控振荡器(VCXO)，很好地实现了降噪和时钟抖动滤除的作用。

0 引言

随着电子信息技术的发展，数据传输在军事航空、无线网络基础构建、测试与测量中发挥了巨大的作用。而时钟作为通信终端、发射与接收定量和同步标准，成为不可或缺的关键部分。信号传输过程中，晶振参考时钟本身具有较低的抖动，但由于IC、开关电源噪声、数据或时钟线的干扰引起的随机抖动和周期抖动(PJ)对时钟质量及系统性能都有比较大的影响。

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