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关于VERILOG中INOUT引脚的用法

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发表于 2019-1-17 14:05 | 只看该作者回帖奖励

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今天写了个SDRAM，一个引脚a定义为inout，用一个WR控制读写，WR=1从引脚a读数据，WR=0从引脚a写入数据，但发现读的数据不对，不知道问题出在哪里，请问Inout的用法是啥，求解。

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