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1. Define Parallelism Rules 打开CES ，点击Edit---Parallelism Rules---Define Parallelism Rules，或直接点击图标
，如下图所示
( t: m) K0 q# }2 K7 B: o
9 W. w$ h7 E8 x6 c8 q; `Edge/Edge:指Trace边沿到边沿的间距 Max Parallelism Len：最大允许的平行长度设置 7 ]% A7 p4 ^& i) S, D. l- f; }
2. Assign Parallelism Rules 打开CES ，点击Edit---Parallelism Rules--- Assign Parallelism Rules，或点击图标
，如下图所示 检查规则可选择Class to Class或Net to Net进行检查，如果不是特别有针对性的检查，则建议此处设置All Classes或者All Nets检查，通过Parallelism rule选择第一步中设置的平行检查规则。 3. Noise Rules 可通过下图中两种方式打开Noise Rules，并进行相关设置。 Noise Rule：串扰规则创建，可通过右键点击New创建 Noise Type：选择检查方式，有Class to Class和Net to Net选择 Constraint Class Or Electrical Net Name：Victim被平行对象选择，Aggressor平行对象选择 Parallelism Rule：选择检查规则 第2步和第3步设置达到的效果基本相同，个人觉得第3步操作更简单。
( n) W& j+ j; |3 y* T4. Check DRC 同步CES 数据后，在PCB设计界面，点击
Review Hazards ，点击
进行DRC 刷新，然后点击online-Parallelism，如图所示
[% I9 U2 B# _8 XViolations：违反规则的对象 Net Name：违反规则的网络名称 Rule Name：所遵循的平行检查规则名称 Aggressor Nets：平行于Net Name的网络数目 Worst Net：Aggressor Nets包含的网络中平行长度值最大的值 Worst Segment：与Worst Net一致 Net Class：违反规则对象的网络分类 Constraint Class：违反规则对象所在的分组 8 H3 ?( O+ W3 f; X4 w. _+ O/ Y: v! z
Description：具体描述 Eelectrical Victim：受害的电气网络，可以理解为被平行的电气网络 Eelectrical Aggressor：侵犯的电气网络，可以理解为与Eelectrical Victim平行的电气网络 Physical Aggressor：与Eelectrical Victim平行的物理网络 Rule Length：平行检查规则设置的长度 Length：平行的总长度 Excess：平行超过Rule length的长度，即为：Excess =Length-Rule length Rule Spacing：平行检查规则设置的间距值 Spacing：平行重叠的间距，可以理解为两个相互平行的网络布线重叠的宽度 Layer：平行对象的Layer Constraint Class：违反规则对象所在的分组
% a/ v* _8 i, K9 F因为以上每个检查的类别都可以进行排序，点击Violations并按住Shift键将所有DRC都在Description中显示出来，然后点击Layer进行排序，呈现出如下的检查效果： 这样可以在PCB中打开相邻层进行快速定位检查，不至于来回切换层面，并且高亮的目标通常不是整段网络，而是平行的部分是高亮的，更方便我们进行修改。但要注意的是如果对应打开相关检查界面，修改过程中就会进行实时刷新，对于修改速度有一定的影响，不过相比人工的检查要准确全面的多。 % i0 o6 I/ Z1 ~
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发表于 2018-12-28 16:38
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发表于 2018-12-28 16:56
