硬件笔试题，身为老司机的你都不一定答的上来

农夫山泉的良田

6 T# ^9 v$ H. _# }4 Y
: }& t2 `+ o' w4 q0 U1 [* h
3 @: j8 Z* F0 C  N硬件笔试题，身为老司机的你都不一定答的上来
; @9 y! U+ A9 f3 I5 m7 T# q; W模拟电路
1、基尔霍夫定理的内容是什么？
基尔霍夫定律包括电流定律和电压定律
/ W  |: O, g/ F' `# V$ f: q$ p电流定律：在集总电路中，任何时刻，对任一节点，所有流出节点的支路电流的代数和恒等于零。
# L; H' P' f1 ^/ t电压定律：在集总电路中，任何时刻，沿任一回路，所有支路电压的代数和恒等于零。
7 `- A: q4 ^$ M% `/ ]5 O
2、描述反馈电路的概念，列举他们的应用。
反馈，就是在电子系统中，把输出回路中的电量输入到输入回路中去。
反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。
$ h9 h- L* A) W# c! k负反馈的优点：降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用。
7 D' F# `* L$ }1 h7 W电压负反馈的特点：电路的输出电压趋向于维持恒定。
电流负反馈的特点：电路的输出电流趋向于维持恒定。

3、有源滤波器和无源滤波器的区别
- K* {4 x7 e. k) y5 P* S, {无源滤波器：这种电路主要有无源组件 R、 L 和 C 组成。
% P' y  [7 O$ L& Y: k有源滤波器：集成运放和 R、 C 组成，具有不用电感、体积小、重量轻等优点。
集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用。
' i+ h  [4 M) G) w+ w# }0 H但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高。
$ h4 r3 x" |0 w& q
) O5 f$ ^- n) T9 ^4 ?数字电路

# j2 m: X; }. X* _+ {& v1、同步电路和异步电路的区别是什么？
) x- R# V7 h7 }! S! E同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
4 t6 U1 f$ p. \
: V7 Z$ L( S7 @7 ?) z6 ^' P异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其它的触发器的状态变化不与时钟脉冲同步。

% p! Y5 q* P- ^8 i5 j2、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
, X+ a! k" j- ^7 j/ u9 V将两个门电路的输出端并联以实现与逻辑的功能成为线与。在硬件上，要用 OC 门来实现，同时在输出端口加一个上拉电阻。由于不用 OC 门可能使灌电流过大，而烧坏逻辑门。

3、解释 setup 和 hold time violation，画图说明，并说明解决办法。（威盛 VIA2003.11.06 上海笔试试题）
& p; }& j/ y. j& G1 a" O0 SSetup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效） T 时间到达芯片，这个 T 就是建立时间-Setuptime.如不满足 setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果 hold time 不够，数据同样不能被打入触发器。建立时间(Setup Time)和保持时间（ Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
+ ~; J8 c) F% S$ I
4、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。
% |, r8 G. c1 e, p5 [( G解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。
1 h  H& A# e  X8 f+ J
5、名词： SRAM、 SSRAM、 SDRAM
SRAM：静态 RAM
. m  [( k1 D3 N2 `  U$ |DRAM：动态 RAM
$ w3 @: U  E) i& K" @2 cSSRAM： Synchronous Static Random Access Memory 同步静态随机访问存储器。它的一种类型的 SRAM。
SSRAM 的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信号均于时钟信号相关。这一点与异步
SRAM 不同， 异步 SRAM 的访问独立于时钟，数据输入和输出都由地址的变化控制。
SDRAM： Synchronous DRAM 同步动态随机存储器
4 Q0 c" ~: o% a: h& g+ t6 C
$ I' C! X! c% X; @3 w% w6、 FPGA 和 ASIC 的概念，他们的区别。（未知）
答案： FPGA 是可编程 ASIC。
3 t* E* q$ Y  C* j% c$ mASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与 门阵列等其它 ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等。
8 y- V# p( J. T9 w7、什么叫做 OTP 片、掩膜片，两者的区别何在？
OTP means one time program，一次性编程
MTP means multi time program，多次性编程
9 E8 |2 d, `, J& i  gOTP（ One Time Program）是 mcu 的一种存储器类型，MCU 按其存储器类型可分为 MASK(掩模)ROM、 OTP(一次性可编程)ROM、 FLASHROM 等类型。MASKROM 的 MCU 价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSHROM 的 MCU 程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM 的 MCU 价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。
7 R$ |3 Y- m. s0 [
8、单片机上电后没有运转，首先要检查什么？
0 O) v/ w: z* A8 N1 I首先应该确认电源电压是否正常。用电压表测量接地引脚跟电源引脚之间的电压，看是否是电源电压，例如常用的 5V。接下来就是检查复位引脚电压是否正常。分别测量按下复位按钮和放开复位按钮的电压值，看是否正确。然后再检查晶振是否起振了，一般用示波器来看晶振引脚的波形，注意应该使用示波器探头的“X10”档。另一个办法是测量复位状态下的 IO 口电平，按住复位键不放，然后测量 IO 口（没接外部上拉的 P0 口除外）的电压，看是否是高电平，如果不是高电平，则多半是因为晶振没有起振。另外还要注意的地方是，如果使用片内 ROM 的话（大部分情况下如此，现在已经很少有用外部扩 ROM 的了），一定要将 EA 引脚拉高，否则会出现程序乱跑的情况。有时用仿真器可以，而烧入片子不行，往往是因为 EA 引脚没拉高的缘故（当然，晶振没起振也是原因只一）。经过上面几点的检查，一般即可排除故障了。如果系统不稳定的话，有时是因为电源滤波不好导致的。在单片机的电源引脚跟地引脚之间接上一个 0.1uF 的电容会有所改善。如果电源没有滤波电容的话，则需要再接一个更大滤波电容，例如 220uF 的。遇到系统不稳定时，就可以并上电容试试（越靠近芯片越好）。

- }9 g9 u' o; T) V. l# _! d" Q数字电路
1、同步电路和异步电路的区别是什么？（仕兰微电子）
2、什么是同步逻辑和异步逻辑？（汉王笔试）
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始” 和“完成” 信号使之同步。由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性--因此近年来对异步电路研究增加快速，论文发表数以倍增，而 Intel Pentium 4 处理器设计，也开始采用异步电路设计。异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。

2 M" e8 G# N0 I( W2 a; C; q$ w$ ~3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）
9 f! Q( t4 Q) s3 C, e线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用 oc 门来实现（漏极或者集电极开路），由于不用 oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻）
/ F8 p) M; K' n8 F' i$ w. z/ {
$ a1 ?$ I% b  u6 U+ @& E6 _# H% Q4、什么是 Setup 和 Holdup 时间？（汉王笔试）
5、 setup 和 holdup 时间,区别.（南山之桥）
# }- w8 }3 G. e6、解释 setup time 和 hold time 的定义和在时钟信号延迟时的变化。（未知）
2 D1 j: \3 ^( `/ T4 T+ H9 M; ?+ \7、解释 setup 和 hold time violation，画图说明，并说明解决办法。（威盛 VIA 2003.11.06 上海笔试试题）
" }8 j% }/ T4 E: e& }Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效） T 时间到达芯片，这个 T 就是建立时间-Setuptime.如不满足 setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果 hold time 不够，数据同样不能被打入触发器。建立时间(Setup Time)和保持时间（ Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么 DFF 将不能正确地采样到数据，将会出现metastability 的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为
建立时间裕量和保持时间裕量。
  ^* L0 w6 I1 Z3 o$ i
% f* L1 B5 |- h2 W" c* R8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微电子）
9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）
" z) ?% d. e4 G( A) C9 Q( e5 A  B在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。
如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。

10、你知道那些常用逻辑电平？ TTL 与 COMS 电平可以直接互连吗？（汉王笔试）
常用逻辑电平： 12V， 5V， 3.3V； TTL 和 CMOS 不可以直接互连，由于 TTL 是在 0.3-3.6V 之间，而 CMOS 则是有在 12V的有在 5V 的。 CMOS 输出接到 TTL 是可以直接互连。 TTL 接到 CMOS 需要在输出端口加一上拉电阻接到 5V 或者 12V。cmos 的高低电平为:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VD为:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.用 cmos 可直接驱动 ttl;加上拉后,ttl 可驱动 cmos。
  d" D* Y! x/ l! U$ v3 S7 z; z" Z
; V) c- y  M) f11、如何解决亚稳态。（飞利浦－大唐笔试）
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
解决方法：
+ F9 d; d  O/ U4 a! d7 }, I5 g1 降低系统时钟
. G1 K2 J0 r4 `9 i' f2 用反应更快的 FF
3 引入同步机制，防止亚稳态传播
( K% L( E; V% k! {: R4 b% D/ D4 改善时钟质量，用边沿变化快速的时钟信号
关键是器件使用比较好的工艺和时钟周期的裕量要大。
6 }! n& {$ ~1 Z9 M7 c8 P6 b- r: L' m" d
, `, }6 {7 B) }1 j. b9 v12、 IC 设计中同步复位与异步复位的区别。（南山之桥）
5 w" i2 w) w6 f1 z同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。 异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。

13、 MOORE 与 MEELEY 状态机的特征。（南山之桥）
Moo re 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化. Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关。

14、多时域设计中,如何处理信号跨时域。（南山之桥）
不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用 FIFO,双口 RAM，握手信号等。跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域 1 中的一个信号，要送到时钟域 2，那么在这个信号送到时钟域 2 之前，要先经过时钟域 2 的同步器同步后，才能进入时钟域 2。这个同步器就是两级 d 触发器，其时钟为时钟域 2 的时钟。这样做是怕时钟域 1 中的这个信号，可能不满足时钟域 2 中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步 FIFO 的设计中，比较读写地址的大小时，就是用这种方法。 如果两个时钟域之间传送大量的数据，可以用异步 FIFO 来解决问题。

  u7 F7 x- D3 B- I6 k" ]15、给了 reg 的 setup,hold 时间，求中间组合逻辑的 delay 范围。（飞利浦－大唐笔试）
Delay < period - setup – hold

16、时钟周期为 T,触发器 D1 的寄存器到输出时间最大为 T1max，最小为 T1min。组合逻辑电路最大延迟为 T2max,最小为 T2min。问，触发器 D2 的建立时间 T3 和保持时间应满足什么条件。（华为）
T3setup>T+T2max,T3hold>T1min+T2min
- T% B, ]* S6 N- S5 a9 g/ h: e. K
17、给出某个一般时序电路的图，有 Tsetup,Tdelay,Tck->q,还有 clock 的 delay,写出决定最大时钟的因素，同时给出表达式。（威盛 VIA 2003.11.06 上海笔试试题）
T+Tclkdealy>Tsetup+Tco+Tdelay;
Thold>Tclkdelay+Tco+Tdelay

6 r: X- i$ m: n, i3 y7 |3 @18、说说静态、动态时序模拟的优缺点。（威盛 VIA 2003.11.06 上海笔试试题）
5 o* U" @5 v% ^  l8 K. {7 S9 E2 i静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。
2 I2 v2 X  W! V, F9 D" o* Q" j它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证
4 _+ G% |( x0 _4 V0 C" A中。动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题。
- Q* f9 P* f" O$ V% @) X4 b7 R
8 o3 p% y" Z3 c# ?; K19、一个四级的 Mux,其中第二级信号为关键信号 如何改善 timing。（威盛 VIA2003.11.06 上海笔试试题）
关键： 将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。
! ~$ S) d4 f/ F9 u) Y
20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知）
, z( E6 Y' m. Y, e21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。（未知）
1 r6 q' w8 B! n( _0 d+ K& \22、卡诺图写出逻辑表达使。（威盛 VIA 2003.11.06 上海笔试试题）
23、化简 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）
+ A* \  W+ \, K7 e( ?卡诺图化简：一般是四输入，记住 00 01 11 10 顺序，
3 R/ J# v5 ?1 {- x4 Q0 1 3 2
4 5 7 6
12 13 15 14
8 9 11 10
3 L( V% C& w+ g/ {0 _0 }! x" u
$ h5 o6 D5 J! x$ A24、 please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain theoperation region of PMOS and NMOS for each segment of the transfer 5 curve? （威盛笔试题 circuit design-beijing-03.11.09）
25、 To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?

26、为什么一个标准的倒相器中 P 管的宽长比要比 N 管的宽长比大？（仕兰微电子）
8 ^4 y# O; Y2 o$ ^$ u和载流子有关， P 管是空穴导电， N 管电子导电，电子的迁移率大于空穴，同样的电场下， N 管的电流大于 P 管，因此要增大 P 管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。
27、用 mos 管搭出一个二输入与非门。（扬智电子笔试）
28、 please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛笔试题 circuit design-beijing-03.11.09）
29、画出 NOT,NAND,NOR 的符号，真值表，还有 transistor level 的电路。（ Infineon 笔试）
30、画出 CMOS 的图，画出 tow-to-one mux gate。（威盛 VIA 2003.11.06 上海笔试试题）
31、用一个二选一 mux 和一个 inv 实现异或。（飞利浦－大唐笔试）
input a,b;
  u9 E7 X7 _. Z: _7 ]8 u4 e5 i1 noutput c;
assign c=a?(~b)b);
32、画出 Y=A*B+C 的 cmos 电路图。（科广试题）
: \( p2 R8 r( {4 l. J& ~6 [# z33、用逻辑们和 cmos 电路实现 ab+cd。（飞利浦－大唐笔试）
34、画出 CMOS 电路的晶体管级电路图，实现 Y=A*B+C(D+E)。（仕兰微电子）
- h2 d3 @( \3 d; f7 o2 y. q& f. K以上均为画 COMS 电路图，实现一给定的逻辑表达式。

35、利用 4 选 1 实现 F(x,y,z)=xz+yz'。（未知）
/ C  @$ r( K8 x$ ?/ o& q' Rx,y 作为 4 选 1 的数据选择输入，四个数据输入端分别是 z 或者 z 的反相， 0，1。

$ z1 B/ i- u( h3 r& ~# f4 k36、给一个表达式 f=xxxx+xxxx+xxxxx+xxxx 用最少数量的与非门实现
( S' p* E6 d3 {- w, @（实际上就是化 化成最小项之和的形式后根据~(~(A*B)*(~（ C*D） ))=AB+CD
  `" H# h& }* M9 U
37、给出一个简单的由多个 NOT,NAND,NOR 组成的原理图，根据输入波形画出各点波形。（ Infineon 笔试）
) Y* z" Z7 Q7 d3 f思路：得出逻辑表达式，然后根据输入计算输出。


0 o2 w( K1 N) a, i

Altair10

确实，工作了十几年，这些都忘的差不多了。