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LPC2103之PLL寄存器

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    发表于 2018-10-26 13:02 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    x
    LPC2103之PLL寄存器
    3 b! N6 w" D, b0 j6 [8 C: C7 Z
    1 N! ~+ [1 b; [0 q; p% E* j1 y& W
    PLL Control register (PLLCON - 0xE01FC080)
    寄存器位
    信号名
    功能
    复位值
    0
    PLLE
    PLL使能位,为1时使能PLL功能
    + T4 }  @5 C! Z. I# E8 ?6 s( Z
    0
    1
    PLLC
    PLL连接位,为1时将PLL输出时钟连接作为处理器时钟
    & h( I+ ]" U1 H/ O
    0
    7:2
    保留位
    7 f7 J: h$ J8 h: S6 D. _
    NA
    PLL Configuration register (PLLCFG - 0xE01FC084)
    寄存器位
    信号名
    功能
    复位值
    4:0
    MSEL
    PLL倍频系数
    / i( q, o2 i, }) M. q
    0
    6:5
    PSEL
    PLL分频系数. b7 r; n1 ]8 o7 m( f8 H
    0
    7
    保留位/ Y& Z4 ~/ h. y- [6 }4 m5 L4 P  }
    NA
    PLL Status register (PLLSTAT - 0xE01FC088)
    寄存器位
    信号名
    功能
    复位值
    4:0
    MSEL
    回读PLL当前倍频系数
    ) \5 U/ K3 C( f+ Q, z
    0
    6:5
    PSEL
    回读PLL当前分频系数
    9 }7 F6 n4 T1 ~6 G" M
    0
    7

    # U: f( r8 ^: J
    保留位  S, ^) u! z/ ]; |) q9 M2 g
    NA
    8
    PLLE
    回读PLL使能位7 K2 Z/ x- M0 x! U4 R( u& N
    0
    9
    PLLC
    回读PLL连接位
    6 p" k4 G5 ^) K
    0
    10
    PLOCK
    反映PLL锁存状态,为0PLL未锁存,为1PLL锁存在要求频率9 V9 T" m9 I+ U, p
    0
    15:11
    保留位
    : f  O# o/ r( Z/ X
    NA
    PLL modes
    PLLC
    PLLE
    功能
    0
    0
    PLL关闭并且未连接
    9 f6 |3 I% j1 N6 G
    0
    1
    PLL激活,但未连接。可以在PLOCK置位后被连接
    : ?! ?& k. F2 j% l$ P; e( o
    1
    0
    00组合
    7 J  V; D6 G) q: O1 g6 x
    1
    1
    PLL使能且被连接作为控制器时钟
      y$ H. O, F& ]
    PLL Feed register (PLLFEED - 0xE01FC08C)
    要使PLLCONPLLCFG寄存器的当前设置有效,必须先后向PLLFEED寄存器写入0xAA,0x55(此操作作为PLLCONPLLCFG设置信息的锁存信号,在此锁存信号到来前PLL当前的设置不一定是PLLCONPLLCFG寄存器的设置)。
    + N$ h+ ^. S7 [& g4 ?
    PLL and Power-down mode
    Power-down模式自动关闭并断开PLL连接,Wake-up后不会自动恢复PLL设置,必须软件重新设置。

    + G6 ?, L# ~; X+ f3 m
    PLL frequency calculation
    FOSC 来自外部晶振的时钟频率
    FCCO PLL当前控制的晶振频率
    CCLK PLL输出频率(也是处理器的时钟频率)
    M PLL 在PLLCFG寄存器中设置的MSEL倍频系数值
    P PLL 在PLLCFG寄存器中设置的PSEL分频系数值

    % |$ K& e1 I5 Y" d; [8 x* y/ m
    CCLK = M × FOSC 或者 CCLK= FCCO / (2 × P)
    FCCO = CCLK × 2× P 或者 FCCO = FOSC × M × 2 × P
    FOSC 的频率范围是10 MHz 到 25 MHz
    CCLK 的频率范围是10 MHz 到 Fmax
    FCCO 的频率范围是156 MHz 到 320 MHz

    ( m6 u. K1 ^& p+ T
    PSEL
    P
    00
    1
    01
    2
    10
    4
    11
    8
    # i7 A8 I2 K9 y' j$ u2 [
    MSEL
    M
    00000
    1
    00001
    2
    00010
    3
    ……
    ……
    11110
    31
    11111
    32

    , O3 A' a) o& r6 |+ d# o
    APB divider
    APB分频器决定了处理器时钟(CCLK)和外设器件时钟(PCLK)之间的关系。APB分频器有两个作用。  R* u& z& h8 {- Z
    首先,提供APB总线需要的外设PCLK,以使得它们能够在ARM处理器选择的速度工作。为了达到这个目的,APB总线也许放慢到处理器时钟的一半或者四分之一。( Q' W! x  J3 Z, {5 f) z, ~; s) J; P
    其次,当应用中处理器不需要外设工作时,APB分频器允许进行省电模式。) U, F% M" i1 B6 ?
    APBDIV寄存器,R/W,复位值为0x00,地址为0xE01FC100。- W) G. [3 i5 I5 S8 C
    寄存器位
    信号名
    取值
    功能
    复位值
    1:0
    APDIV
    00) s& c" K+ t( s8 f: I
    APB总线时钟为处理器时钟的1/4
      k5 N8 k" ]" E1 ^) k
    00
    010 \0 u: l8 g; m* Y% V5 b& ^! S; q  n
    APB总线时钟和处理器时钟相同
    ! ]) N# b6 {  p* y0 ^8 u2 Y
    101 U! {9 d6 p" b/ A3 @0 a
    APB总线时钟为处理器时钟的1/2
    8 G0 q. c1 e, R$ u
    11* K6 H6 B5 R0 B# ^. k, e9 v
    保留* C6 q) n6 C3 k. B  |; e# C. D- [
    7:2
    : N& e# U: ?* i7 h1 U3 r, ~7 n$ h
    保留
    % q% e2 ^% w0 H# E3 }2 Y/ W* J/ N
    , f7 l4 J9 V. B2 w
    1 ^$ |  A7 ~: L* [  ?6 U

    3 E) x3 C- K2 T8 F. z; ~+ V) h+ z" ^( o8 y+ [$ D8 W
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