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[Cadence Sigrity] Power DC 处理大焊盘机制问题,求解

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1#
发表于 2018-10-25 20:39 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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这是一个关于封装和PCB的联合仿真,FC封装,类似于QFN,两层基板,电源地都是肚子下面大焊盘,尺寸都有5x4mm,输入电压0.6v,电流20A。* F9 d$ S& |9 ?; Z$ E
一直有个问题困扰我,封装肚子下面的电源地焊盘和PCB连接,应该是有压降的,但是在仿真结果来,大焊盘的任何一点上的电压值都是一样的。" N- ]4 |( Z4 x: ^6 k. A: d9 q
请高手们帮忙分析一下,power dc 中封装和pcb联合仿真时对连接作用的大焊盘是怎么处理的?谢谢!
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* o2 L2 h) \9 I6 j, {
& }7 Y  D8 h5 W: M( z/ D: F. l8 c* J9 O

该用户从未签到

3#
发表于 2019-3-31 00:28 | 只看该作者
设置VRM值考虑上,应该会在仿真时将封装和大焊盘间的压降计算进去吧
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