Power DC 处理大焊盘机制问题，求解

benin

这是一个关于封装和PCB的联合仿真，FC封装，类似于QFN，两层基板，电源地都是肚子下面大焊盘，尺寸都有5x4mm，输入电压0.6v，电流20A。
一直有个问题困扰我，封装肚子下面的电源地焊盘和PCB连接，应该是有压降的，但是在仿真结果来，大焊盘的任何一点上的电压值都是一样的。
请高手们帮忙分析一下，power dc 中封装和pcb联合仿真时对连接作用的大焊盘是怎么处理的？谢谢！
. L' s1 e" x) {, J) R
! M) }8 p# P2 b


8 v" ~% ?1 S% R$ E) C8 |7 ?' C! z: c

xiaoyuer1126

求同解。

jackli198323

设置VRM值考虑上，应该会在仿真时将封装和大焊盘间的压降计算进去吧