克服嵌入式CPU性能瓶颈

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克服嵌入式CPU性能瓶颈

: F: ]2 ?- W/ s$ v# X4 T$ u       过去几年，采用多线程或多内核CPU的微处理器架构有了长足的发展。现在它们已经成为台式电脑的标准配置，并且在高端$嵌入式市场的CPU中也已非常普及。这种发展是想要获得更高性能的处理器设计师推动的结果。但硅片技术已经达到性能极限。满足不断提高的处理能力需求的解决方案，高度依赖于像在基于$微处理器的系统级芯片(SoC)中复制内核处理器这样的架构化解决方案。
       戈登·摩尔在1965年提出的摩尔定律指出，随着晶体管尺寸的缩小，每平方英寸硅片面积上可以集成的$晶体管数量每两年会翻一番。当然，这个“定律”并不是一种物理规律，而是根据60年代和70年代对技术的观察经验得出的一个猜想。但它从第一次被提出到现在都非常准确——并且至少在下一个十年中有望延续其正确性。
6 i9 Z7 H0 \' [# b$ g. p$ S摩尔定律一直能保持正确性的原因是，缩小芯片上元件尺寸的能力使得设计师能够不断提高处理器、存储器等器件中的晶体管密度。由于晶体管越来越小，设计师可以在处理器中增加更多的功能单元，并在相同面积上实现更加复杂的架构。
       由于这种更高的密度，像分支预测或乱序执行等技术在现代处理器中已经很普及，虽然它们非常耗用资源。这些技术提高了每周期执行指令数(IPC)，即提高了指令吞吐量，这是影响处理器总体性能的两大基本根源之一。更小的$晶体管尺寸还可以支持更高的时钟速率。当晶体管的栅极长度缩短1/k时，电路延时也可以减少同样的量。随着电路延时的减少，晶体管开关时间也相应缩短，因此时钟速率可以提高k倍。处理器工作在更高频率可以提供更高的性能，但需要付出一定的代价。
% X0 I0 q5 D; h; {) P8 e  J9 S- d       然而，现在设计遇到了一些实际的限制。随着晶体管尺寸的进一步缩小，晶体管密度和芯片频率的提高显得非常有限，而影响越来越大。其中更高的功耗和更大的传输延时是最令人担心的两大因素，也是影响进一步发展的主要障碍。
5 j% o  T8 ^$ x! i' h       芯片功耗
& e: ^- F+ H, ]5 F       芯片功耗和相关的散热问题正在成为硬件设计师面临的一个巨大障碍。随着晶体管数量的不断增加，当前处理器在很小的面积上就需要相当大的能量。这意味着需要散发很高的功率密度。问题不仅在于晶体管的数量，高的工作频率对功耗也有很大的影响，下面还会讨论到。
       为了对过去几十年中这些参数的演变有一个印象，图1显示了在20年时间内Intel的x86架构中晶体管数量和工作频率的增加情况，最早的数据来自80386架构——第一个32位x86处理器。
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图1：X86架构中的晶体管数量和频率演变。

       注意，上述两个参数都是用对数刻度标示的，这也表明了它们进步幅度之大。在功耗方面，图2显示了这些处理器的典型功耗演变情况，这次采用的是线性刻度。

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图2：不同代X86处理器的功耗演变。

      

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