非常好的静电保护(ESD)原理和设计（下）

House

4 c4 H% F3 Y* d/ A7 Y3 @! n6 e9 k  n
  s7 n+ Q( z& `- ?$ S

非常好的静电保护(ESD)原理和设计（下）

       好了，ESD的原理和测试部分就讲到这里了，下面接着讲Process和设计上的factor
       随着摩尔定律的进一步缩小，器件尺寸越来越小，结深越来越浅，GOX越来越薄，所以静电击穿越来越容易，而且在Advance制程里面，Silicide引入也会让静电击穿变得更加尖锐，所以几乎所有的芯片设计都要克服静电击穿问题。
1 b/ E* C6 w. ~* v- M! }                           
       静电放电保护可以从FAB端的Process解决，也可以从IC设计端的Layout来设计，所以你会看到Prcess有一个ESD的option layer，或者Design rule里面有ESD的设计规则可供客户选择等等。当然有些客户也会自己根据SPICE model的电性通过layout来设计ESD。
" y, I6 O9 s: o( v+ [       1、制程上的ESD：要么改变PN结，要么改变PN结的负载电阻，而改变PN结只能靠ESD_IMP了，而改变与PN结的负载电阻，就是用non-silicide或者串联电阻的方法了。
9 h: Z# f" t. ?) ^       1) Source/Drain的ESD implant：因为我们的LDD结构在gate poly两边很容易形成两个浅结，而这个浅结的尖角电场比较集中，而且因为是浅结，所以它与Gate比较近，所以受Gate的末端电场影响比较大，所以这样的LDD尖角在耐ESD放电的能力是比较差的(<1kV)，所以如果这样的Device用在I/O端口，很容造成ESD损伤。所以根据这个理论，我们需要一个单独的器件没有LDD，但是需要另外一道ESD implant，打一个比较深的N+_S/D，这样就可以让那个尖角变圆而且离表面很远，所以可以明显提高ESD击穿能力(>4kV)。但是这样的话这个额外的MOS的Gate就必须很长防止穿通(punchthrough)，而且因为器件不一样了，所以需要单独提取器件的SPICE Model。
+ c2 C3 d) Y$ c      
      

游客，如果您要查看本帖隐藏内容请回复

9 P5 c2 `7 ^" y# U" ]: V

clp783

非常好的静电保护(ESD)原理和设计

lihaidexihongsh

谢谢分享                                         

killer00

面很远，所以可以明显提高ESD击穿能力(>4kV)。但是这样的话这个额外的MOS的Gate就必须很长防止穿通(punchthrough)，而且因为器件不一样了，所以需要单独提取器件的SPICE Model

如意qq

  谢谢分享

luog

非常好的静电保护(ESD)原理和设计（上）
5 a* S& w) h) Z

风雨长戈

学习

crawford

谢谢分享

mengyijiu

学习下

ylmf1251997653

好贴好贴好贴好贴好贴好贴好贴好贴好贴好贴好贴好贴好贴好贴好贴好贴好贴好贴好贴

Locwis

学习学习

jink_wangwx

学习学习

thinkingpunk

感谢分享，谢谢

li96261

谢谢分享

仗剑御天涯

赞一个，。。。。

官贵平

学习学习@@
! R) q' e2 b" Z( z