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求助!ALLEGRO如何避免导入网表后元件布局更改

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1#
发表于 2018-10-2 08:21 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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原理图中修改了元件的位号,重新生成网表后导入PCB,发现元件没了,需要重新再放置,之前的布局白费了,有什么办法能避免这种情况?5 x) C! ]' O' V) g3 v7 Q$ @

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发表于 2018-10-19 17:02 | 只看该作者
deado 发表于 2018-10-19 14:00. @, p' X0 n2 f) J
有更详细得资料吗?
$ \0 U, N8 y" n. X# d" F
去看我发的帖子
3 q: H* Z  `9 L9 }3 E9 w4 P$ V; S* W9 A

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推荐
发表于 2018-10-8 16:06 | 只看该作者
jordanli22 发表于 2018-10-8 09:43
( d8 E! |( q, b% g导入元件都是会ingore fix的,不然与网表不对应
2 U+ ~4 f* o' k1 g- [3 A/ C
跟忽不忽略没关系的,反正有时乱有时不乱,很是奇怪,后来找到了问题点,就是板上有fix的东西,只要有,你忽略也一样乱飞, 当然可能还有其它问题会引起飞,反正后来我是没遇到过会器件乱掉的情况,我还专试验了去原理图那里改的! ?, x* v' Y8 R4 K% B

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你的回复与楼主主题不符  详情 回复 发表于 2018-10-8 16:47

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发表于 2018-10-2 21:08 | 只看该作者
没有办法,如果原理图位号重编了,更新网表布局肯定就乱了。除非你有skill可以还原布局,否则就得重新布局。如果你有位号重编前和位号重编后的这两个原理图,以及未更新网表得PCB,我可以帮你导入,布局不会乱得,和网表更新前保持一样得布局!

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版主,能否讲出方法,多谢多谢!  详情 回复 发表于 2018-10-3 14:36

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3#
发表于 2018-10-3 14:36 | 只看该作者
這侽孓譙悴丶 发表于 2018-10-2 21:08, ^' S5 r5 g; R+ g: S
没有办法,如果原理图位号重编了,更新网表布局肯定就乱了。除非你有skill可以还原布局,否则就得重新布局 ...

/ S4 t+ h' ~% Y版主,能否讲出方法,多谢多谢!
  @( w4 k; N. g' L! a

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这个需要skill工具的,得有工具才行!  详情 回复 发表于 2018-10-5 21:44

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4#
发表于 2018-10-5 21:44 | 只看该作者
lc1234 发表于 2018-10-3 14:36
$ z+ O" _1 ~' V5 y' R2 P版主,能否讲出方法,多谢多谢!
" s( Y+ P4 x+ F& i# H* ^
这个需要skill工具的,得有工具才行!
  • TA的每日心情
    开心
    2022-4-25 15:33
  • 签到天数: 256 天

    [LV.8]以坛为家I

    5#
    发表于 2018-10-6 23:19 来自手机 | 只看该作者
    果然大佬多哇,这种情况都有解决的办法,佩服佩服~

    该用户从未签到

    6#
    发表于 2018-10-8 08:46 | 只看该作者
    本帖最后由 jordanli22 于 2018-10-8 08:47 编辑
    1 f$ ]: M0 N# k: P" u9 B; f
    0 }- a6 _* R: `6 D# c3 f, q我也写过一个excel来解决这个问题,也是需要前后对应的元件位号,8 J, o( g# c' M; Q8 z. v# X
    不过最近一年都没用过了。不会写skill的可以参考我这个写excel,相对简单一点。
    & Q% s( _& ~" y- ]6 m2 A
      J  o4 J' Q' S) t
    " w% [: b- c+ M0 n  ^1 M6 x2 u
    & I* t. {& F1 d3 ?
    1 c5 @% W, d* E, j7 n" l

    点评

    有更详细得资料吗?  详情 回复 发表于 2018-10-19 14:00

    该用户从未签到

    7#
    发表于 2018-10-8 09:28 | 只看该作者
    PCB里不要有任何FIX的属性就不会乱,不会飞

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    导入元件都是会ingore fix的,不然与网表不对应  详情 回复 发表于 2018-10-8 09:43

    该用户从未签到

    8#
    发表于 2018-10-8 09:43 | 只看该作者
    longzhiming99 发表于 2018-10-8 09:28
    8 @0 Z0 d4 ]3 z; W9 E. `% P' JPCB里不要有任何FIX的属性就不会乱,不会飞
    " T- L" V( Q% |' g" z$ i( M/ c
    导入元件都是会ingore fix的,不然与网表不对应8 @( y% b& F+ z5 y4 t

    点评

    跟忽不忽略没关系的,反正有时乱有时不乱,很是奇怪,后来找到了问题点,就是板上有fix的东西,只要有,你忽略也一样乱飞, 当然可能还有其它问题会引起飞,反正后来我是没遇到过会器件乱掉的情况,我还专试验了去  详情 回复 发表于 2018-10-8 16:06

    该用户从未签到

    10#
    发表于 2018-10-8 16:47 | 只看该作者
    longzhiming99 发表于 2018-10-8 16:06
    1 W4 O) M: J% ?; @" y跟忽不忽略没关系的,反正有时乱有时不乱,很是奇怪,后来找到了问题点,就是板上有fix的东西,只要有, ...
    & E$ S; ~9 e2 |1 I; N
    你的回复与楼主主题不符
    % I1 v% C, v2 m

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    啊,原来你不是楼主啊,呵呵,我说的就是楼主的那个问题,重导网表后,原摆好的好多器件又变成没摆的了,要重新摆。  详情 回复 发表于 2018-10-9 09:32

    该用户从未签到

    11#
    发表于 2018-10-9 09:32 | 只看该作者
    jordanli22 发表于 2018-10-8 16:47
    ( T3 \1 G9 C& r1 i, m7 y你的回复与楼主主题不符

    1 K& l+ i1 p: q5 p 啊,原来你不是楼主啊,呵呵,我说的就是楼主的那个问题,重导网表后,原摆好的好多器件又变成没摆的了,要重新摆。& l' V* X+ `0 q0 o

    该用户从未签到

    12#
    发表于 2018-10-10 10:26 | 只看该作者
      可以做一次rename,反吃到原来的线路里。
  • TA的每日心情
    开心
    2023-6-5 15:38
  • 签到天数: 51 天

    [LV.5]常住居民I

    14#
    发表于 2018-10-19 14:00 | 只看该作者
    jordanli22 发表于 2018-10-8 08:46) z7 S: L- `% S
    我也写过一个excel来解决这个问题,也是需要前后对应的元件位号,
    2 V. [  J9 U% b, V不过最近一年都没用过了。不会写skill的 ...

    ; J6 S5 _5 b+ P/ c3 r% Y6 I有更详细得资料吗?
    , u% D; w) S0 m# U

    点评

    去看我发的帖子  详情 回复 发表于 2018-10-19 17:02
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