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个人的一点经验总结，
. Q% C5 E' t6 [4 I# @0 w! B1 `5 k 一般情况下，保守一点， DDR等长要求如下
I% p2 l' X7 E _ s
, X- s" \( y* N% j, A6 C$ a1,差分时钟信号:CLK_N,CLK_P，+/-10mil
0 Z4 H5 i' }! K2 ]+ e* j1 e( S7 Y0 K- a9 X
2,数据线DQ0~DQ7,DQM0,DQS0为一组，同层走线，组内误差+/-10mil DQ8~DQ15,DQM1,DQS1为一组，同层走线，组内误差+/-10mil ...... 3,clk，地址，控制，命令为一组，组内等长+/-25mil 4，DDR/DDR2/DDR3,因为clk和dqs没有强约束，不需要刻意控制等长。 5，Rst复位信号，不需要控制等长 6，DDR4及以上由于速率比较高，不仅仅要严格控制等长，且需要考虑主芯片封装补偿，及Z轴长度。 ! F8 g! Z3 _ ]8 {4 v) e
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发表于 2018-9-11 10:03
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