请教一个vhdl小程序的问题

chenxfei

程序一：
8 _* h2 P" A0 s, Wentity latch is
    Port ( D : in  STD_LOGIC;
           ENA : in  STD_LOGIC;
           Q : out  STD_LOGIC);
end latch;
architecture Behavioral of latch is
! e! v2 T7 p7 z  SIGNAL sig_save :STD_LOGIC;
    begin
    PROCESS(D,ENA)
# R4 I) ], x4 ]6 g     begin
     IF(ENA='1') THEN
      SIG_SAVE<=d;
    END IF;   
     Q<=SIG_SAVE;
   
! j7 {: T0 E# |$ ?) d   END PROCESS;
9 K# I  `' x" [, m% C. V- w3 A
end Behavioral;
程序二：
7 ~! c6 J) \! ~8 v2 B( X: e4 `  sentity latch is
    Port ( D : in  STD_LOGIC;
           ENA : in  STD_LOGIC;
           Q : out  STD_LOGIC);
2 f8 @  m  ^7 _, |, ^# |! T) Lend latch;
architecture Behavioral of latch is
  －－SIGNAL sig_save :STD_LOGIC;
  g1 b3 s* _+ F4 z1 n% o    begin
7 k5 a! s% u4 }" n# o8 ?0 W' V! s    PROCESS(D,ENA)
     begin
     IF(ENA='1') THEN
6 r2 \2 j$ X% q4 r. \　　　Ｑ<=D;
    －－  SIG_SAVE<=d;
    END IF;   
  [+ b) _4 l8 x* Z, i* m1 M     －－Q<=SIG_SAVE;
   
   END PROCESS;
; W$ Z! N& ], h8 a
end Behavioral;
两个程序变动很少，第一个程序，Ｑ与Ｄ的前一个状态一致，即锁存Ｄ的前一个状态，而程序二Ｑ与Ｄ的当前值一致，为什么？？

kellerman

你肯定第一个程序是Q与D的前一个状态一致而不是与当前状态一致吗？

flyingwxj

我对 VHDL 不是很熟。
在程序一中：
5 u: [5 E7 {3 [& @0 y如果 PROCESS 里面是顺序执行的话，Ｑ就会与Ｄ的前一个状态一致；而如果是并行执行的话 Ｑ就会与Ｄ的当前值一致。
7 C3 G3 S! A2 O6 F4 i2 M3 q程序二没什么好说的。

marshal_li

信号有延时的