高速PCB可控性与电磁兼容性设计

青山绿水

' W! w+ k: q9 d高速PCB可控性与电磁兼容性设计

　　在设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的，在整个中，以布线的设计过程限定最高，技巧最细、工作量最大。布线有单面布线、双面布线及多层布线。布线的方式也有两种：自动布线及交互式布线，在自动布线之前，可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避免相邻平行，以免产生反射干扰。必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。
　　自动布线的布通率，依赖于良好的布局，布线规则可以预先设定，包括走线的弯曲次数、导通孔的数目、步进的数目等。一般先进行探索式布经线，快速地把短线连通，然后进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它可以根据需要断开已布的线。并试着重新再布线，以改进总体效果。
　　对目前高密度的设计已感觉到贯通孔不太适应了， 它浪费了许多宝贵的布线通道，为解决这一矛盾，出现了盲孔和埋孔技术，它不仅完成了导通孔的作用，还省出许多布线通道使布线过程完成得更加方便，更加流畅，更为完善， 板的设计过程是一个复杂而又简单的过程，要想很好地掌握它，还需广大电子工程设计人员去自已体会，才能得到其中的真谛。
& S5 k% Y, u4 B( i( t　　1 电源、地线的处理
8 N% d# A/ J8 O0 ^- Q* e; ]* b+ Q　　既使在整个板中的布线完成得都很好，但由于电源、 地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。所以对电、地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。
% Z$ K: z+ G8 x' B' w　　对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因，现只对降低式抑制噪音作以表述：
( o+ v4 ]) F  h0 q　　（1）、众所周知的是在电源、地线之间加上去耦电容。
　　（2）、尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是：地线＞电源线＞信号线，通常信号线宽为：0.2～0.3mm,最经细宽度可达0.05～0.07mm,电源线为1.2～2.5 mm对数字电路的可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能这样使用)
& o# j. V( W' f% B# D　　（3）、用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。或是做成多层板，电源，地线各占用一层。
　　2 数字电路与模拟电路的共地处理
　　现在有许多不再是单一功能电路（数字或模拟电路），而是由数字电路和模拟电路混合构成的。因此在布线时就需要考虑它们之间互相干扰问题，特别是地线上的噪音干扰。
0 b+ C3 h( s1 Z$ K" _) G8 K+ D　　数字电路的频率高，模拟电路的敏感度强，对信号线来说，高频的信号线尽可能远离敏感的模拟电路器件，对地线来说，整人对外界只有一个结点，所以必须在内部进行处理数、模共地的问题，而在板内部数字地和模拟地实际上是分开的它们之间互不相连，只是在与外界连接的接口处（如插头等）。数字地与模拟地有一点短接，请注意，只有一个连接点。也有在上不共地的，这由系统设计来决定。
8 y; @, u; y# T　　3 信号线布在电（地）层上在多层印制板布线时，由于在信号线层没有布完的线剩下已经不多，再多加层数就会造成浪费也会给生产增加一定的工作量，成本也相应增加了，为解决这个矛盾，可以考虑在电（地）层上进行布线。首先应考虑用电源层，其次才是地层。因为最好是保留地层的完整性。
! V- @( j; I8 ?/ b) @　　4 大面积导体中连接腿的处理
　　在大面积的接地（电）中，常用元器件的腿与其连接，对连接腿的处理需要进行综合的考虑，就电气性能而言，元件腿的焊盘与铜面满接为好，但对元件的焊接装配就存在一些不良隐患如：①焊接需要大功率加热器。②容易造成虚焊点。所以兼顾电气性能与工艺需要，做成十字花焊盘，称之为热隔离（heat shield）俗称热焊盘（Thermal），这样，可使在焊接时因截面过分散热而产生虚焊点的可能性大大减少。多层板的接电（地）层腿的处理相同。
　　5 布线中网络系统的作用
　　在许多CAD系统中，布线是依据网络系统决定的。网格过密，通路虽然有所增加，但步进太小，图场的数据量过大，这必然对设备的存贮空间有更高的要求，同时也对象计算机类电子产品的运算速度有极大的影响。而有些通路是无效的，如被元件腿的焊盘占用的或被安装孔、定们孔所占用的等。网格过疏，通路太少对布通率的影响极大。所以要有一个疏密合理的网格系统来支持布线的进行。
　　标准元器件两腿之间的距离为0.1英寸(2.54mm),所以网格系统的基础一般就定为0.1英寸(2.54 mm)或小于0.1英寸的整倍数，如：0.05英寸、0.025英寸、0.02英寸等。
　　6 设计规则检查（DRC）
6 w$ H3 F; J- Y3 O/ P% j2 X1 Y　　布线设计完成后，需认真检查布线设计是否符合设计者所制定的规则，同时也需确认所制定的规则是否符合印制板生产工艺的需求，一般检查有如下几个方面：
! E2 ]' t3 S$ N, x　　（1）、线与线，线与元件焊盘，线与贯通孔，元件焊盘与贯通孔，贯通孔与贯通孔之间的距离是否合理，是否满足生产要求。
4 @7 y& n& q! k　　（2）、电源线和地线的宽度是否合适，电源与地线之间是否紧耦合（低的波阻抗）？在中是否还有能让地线加宽的地方。
　　（3）、对于关键的信号线是否采取了最佳措施，如长度最短，加保护线，输入线及输出线被明显地分开。
( d( J4 r4 p1 p& I1 F　　（4）、模拟电路和数字电路部分，是否有各自独立的地线。
　　（5）后加在中的图形（如图标、注标）是否会造成信号短路。
　　（6）对一些不理想的线形进行修改。
　　（7）、在上是否加有工艺线？阻焊是否符合生产工艺的要求，阻焊尺寸是否合适，字符标志是否压在器件焊盘上，以免影响电装质量。
　　（8）、多层板中的电源地层的外框边缘是否缩小，如电源地层的铜箔露出板外容易造成短路。
' {& Q1 ]: O) k2 }, {  h　　第二篇 布局
　　在设计中，布局是一个重要的环节。布局结果的好坏将直接影响布线的效果，因此可以这样认为，合理的布局是设计成功的第一步。
$ e; P( v( J/ ^7 {　　布局的方式分两种，一种是交互式布局，另一种是自动布局，一般是在自动布局的基础上用交互式布局进行调整，在布局时还可根据走线的情况对门电路进行再分配，将两个门电路进行交换，使其成为便于布线的最佳布局。在布局完成后，还可对设计文件及有关信息进行返回标注于原理图，使得板中的有关信息与原理图相一致，以便在今后的建档、更改设计能同步起来, 同时对模拟的有关信息进行更新，使得能对电路的电气性能及功能进行板级验证。
　　--考虑整体美观
　　一个产品的成功与否，一是要注重内在质量，二是兼顾整体的美观，两者都较完美才能认为该产品是成功的。
　　在一个板上，元件的布局要求要均衡，疏密有序，不能头重脚轻或一头沉。
2 E% b+ U+ A6 b1 N5 l　　--布局的检查
4 z7 Q1 A8 ?+ P8 m  n8 }　　印制板尺寸是否与加工图纸尺寸相符？能否符合制造工艺要求？有无定位标记？
　　元件在二维、三维空间上有无冲突？
　　元件布局是否疏密有序，排列整齐？是否全部布完？
! l1 X5 t. z* H4 e$ h　　需经常更换的元件能否方便的更换？插件板插入设备是否方便？
  y; N; _7 k1 l# _% Z# }　　热敏元件与发热元件之间是否有适当的距离？
　　调整可调元件是否方便？
　　在需要散热的地方，装了散热器没有？空气流是否通畅？
　　信号流程是否顺畅且互连最短？
　　插头、插座等与机械设计是否矛盾？
　　线路的干扰问题是否有所考虑？
　　第三篇 高速设计
! V: }  L( H0 e+ C" L9 O: r# m' D9 e　　（一）、电子系统设计所面临的挑战
0 B' b: ~3 q7 o　　随着系统设计复杂性和集成度的大规模提高，电子系统设计师们正在从事100MHZ以上的电路设计，总线的工作频率也已经达到或者超过50MHZ，有的甚至超过100MHZ。目前约50% 的设计的时钟频率超过50MHz，将近20% 的设计主频超过120MHz。
2 N& }3 J, F1 X0 y) O　　当系统工作在50MHz时，将产生传输线效应和信号的完整性问题；而当系统时钟达到120MHz时，除非使用高速电路设计知识，否则基于传统方法设计的将无法工作。因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段。只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。
　　（二）、什么是高速电路
　　通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量（比如说１／３），就称为高速电路。
　　实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应。
　　信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的时间，如果传输时间小于1/2的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之，反射信号将在信号改变状态之后到达驱动端。如果反射信号很强，叠加的波形就有可能会改变逻辑状态。
9 h# k4 h  H3 f' Q% l( H2 r　　（三）、高速信号的确定
+ Z: I' A: Z. A3 X2 a+ O& |$ U　　上面我们定义了传输线效应发生的前提条件，但是如何得知线延时是否大于1/2驱动端的信号上升时间？ 一般地，信号上升时间的典型值可通过器件手册给出，而信号的传播时间在设计中由实际布线长度决定。下图为信号上升时间和允许的布线长度(延时)的对应关系。
　　板上每单位英寸的延时为 0.167ns.。但是，如果过孔多，器件管脚多，网线上设置的约束多，延时将增大。通常高速逻辑器件的信号上升时间大约为0.2ns。如果板上有GaAs芯片，则最大布线长度为7.62mm。
4 u; u8 u! {2 s4 x! H' A9 d! p, Q# Y　　设Tr 为信号上升时间， Tpd 为信号线传播延时。如果Tr≥4Tpd，信号落在安全区域。如果2Tpd≥Tr≥4Tpd，信号落在不确定区域。如果Tr≤2Tpd，信号落在问题区域。对于落在不确定区域及问题区域的信号，应该使用高速布线方法。
( f% x" M2 z$ Q* N$ S! ~! H　　（四）、什么是传输线
* b- q$ D. x/ D; o, o　　板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构。串联电阻的典型值0.25-0.55 ohms/foot，因为绝缘层的缘故，并联电阻阻值通常很高。将寄生电阻、电容和电感加到实际的连线中之后，连线上的最终阻抗称为特征阻抗Zo。线径越宽，距电源/地越近，或隔离层的介电常数越高，特征阻抗就越小。如果传输线和接收端的阻抗不匹配，那么输出的电流信号和信号最终的稳定状态将不同，这就引起信号在接收端产生反射，这个反射信号将传回信号发射端并再次反射回来。随着能量的减弱反射信号的幅度将减小，直到信号的电压和电流达到稳定。这种效应被称为振荡，信号的振荡在信号的上升沿和下降沿经常可以看到。
& \( O, Q/ T4 A1 J, J3 t& ]　　（五）、传输线效应
% D" r  f% X& z& h$ o9 D　　基于上述定义的传输线模型，归纳起来，传输线会对整个电路设计带来以下效应。
　　? 反射信号Reflected signals
4 h9 R$ Z- S# z: W  {7 U8 v　　? 延时和时序错误Delay & Timing errors
# W3 y* B% d1 H0 i' _. X' C4 b　　? 多次跨越逻辑电平门限错误False Switching
　　? 过冲与下冲Overshoot/Undershoot
　　? 串扰Induced Noise (or crosstalk)
' i+ F" V- P2 b8 S8 }. k1 _5 E1 m　　? 电磁辐射EMI radiation
　　5.1 反射信号
　　如果一根走线没有被正确终结(终端匹配)，那么来自于驱动端的信号脉冲在接收端被反射，从而引发不预期效应，使信号轮廓失真。当失真变形非常显着时可导致多种错误，引起设计失败。同时，失真变形的信号对噪声的敏感性增加了，也会引起设计失败。如果上述情况没有被足够考虑，EMI将显着增加，这就不单单影响自身设计结果，还会造成整个系统的失败。
　　反射信号产生的主要原因：过长的走线；未被匹配终结的传输线，过量电容或电感以及阻抗失配。
　　5.2 延时和时序错误
- r8 I* T! G% H9 R" N  K( |　　信号延时和时序错误表现为：信号在逻辑电平的高与低门限之间变化时保持一段时间信号不跳变。过多的信号延时可能导致时序错误和器件功能的混乱。
　　通常在有多个接收端时会出现问题。电路设计师必须确定最坏情况下的时间延时以确保设计的正确性。信号延时产生的原因：驱动过载，走线过长。
　　5.3 多次跨越逻辑电平门限错误
　　信号在跳变的过程中可能多次跨越逻辑电平门限从而导致这一类型的错误。多次跨越逻辑电平门限错误是信号振荡的一种特殊的形式，即信号的振荡发生在逻辑电平门限附近，多次跨越逻辑电平门限会导致逻辑功能紊乱。反射信号产生的原因：过长的走线，未被终结的传输线，过量电容或电感以及阻抗失配。
　　5.4 过冲与下冲
　　过冲与下冲于走线过长或者信号变化太快两方面的原因。虽然大多数元件接收端有输入保护二极管保护，但有时这些过冲电平会远远超过元件电源电压范围，损坏元器件。
　　5.5 串扰
" v* c" ]" p+ {+ ]# ?　　串扰表现为在一根信号线上有信号通过时，在板上与之相邻的信号线上就会感应出相关的信号，我们称之为串扰。
9 ?% N$ {+ _$ B　　信号线距离地线越近，线间距越大，产生的串扰信号越小。异步信号和时钟信号更容易产生串扰。因此解串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号。
　　5.6 电磁辐射
: r2 T- _2 b: F1 U: P1 t. a　　EMI(Electro-Magnetic InteRFerence)即电磁干扰，产生的问题包含过量的电磁辐射及对电磁辐射的敏感性两方面。EMI表现为当数字系统加电运行时，会对周围环境辐射电磁波，从而干扰周围环境中电子设备的正常工作。它产生的主要原因是电路工作频率太高以及布局布线不合理。目前已有进行 EMI仿真的软件工具，但EMI仿真器都很昂贵，仿真参数和边界条件设置又很困难，这将直接影响仿真结果的准确性和实用性。最通常的做法是将控制EMI的各项设计规则应用在设计的每一环节，实现在设计各环节上的规则驱动和控制。
　　（六）、避免传输线效应的方法
5 x0 ^" ]# ?* C: b9 K: z4 C　　针对上述传输线问题所引入的影响，我们从以下几方面谈谈控制这些影响的方法。
　　6.1 严格控制关键网线的走线长度
　　如果设计中有高速跳变的边沿，就必须考虑到在板上存在传输线效应的问题。现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题。解决这个问题有一些基本原则：如果采用CMOS或TTL电路进行设计，工作频率小于10MHz，布线长度应不大于7英寸。工作频率在50MHz布线长度应不大于1.5英寸。如果工作频率达到或超过75MHz布线长度应在1英寸。对于GaAs芯片最大的布线长度应为0.3英寸。如果超过这个标准，就存在传输线的问题。
　　6.2 合理规划走线的拓扑结构
. _& M' O, Y9 [& w# G　　解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构是指一根网线的布线顺序及布线结构。当使用高速逻辑器件时，除非走线分支长度保持很短，否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下，走线采用两种基本拓扑结构，即菊花链(Daisy Chain)布线和星形(Star)分布。
  B% H* w# }% L; p, N' s　　对于菊花链布线，布线从驱动端开始，依次到达各接收端。如果使用串联电阻来改变信号特性，串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面，菊花链走线效果最好。但这种走线方式布通率最低，不容易100%布通。实际设计中，我们是使菊花链布线中分支长度尽可能短，安全的长度值应该是：Stub Delay <= Trt *0.1.
: W$ {8 Y5 h  [" o* s: s( |* H　　例如，高速TTL电路中的分支端长度应小于1.5英寸。这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。
　　星形拓扑结构可以有效的避免时钟信号的不同步问题，但在密度很高的板上手工完成布线十分困难。采用自动布线器是完成星型布线的最好的方法。每条分支上都需要终端电阻。终端电阻的阻值应和连线的特征阻抗相匹配。这可通过手工计算，也可通过CAD工具计算出特征阻抗值和终端匹配电阻值。
2 m( J/ e. s3 r% j( e2 a　　在上面的两个例子中使用了简单的终端电阻，实际中可选择使用更复杂的匹配终端。第一种选择是RC匹配终端。RC匹配终端可以减少功率消耗，但只能使用于信号工作比较稳定的情况。这种方式最适合于对时钟线信号进行匹配处理。其缺点是RC匹配终端中的电容可能影响信号的形状和传播速度。
; O! J7 `5 k# g0 K9 ?　　串联电阻匹配终端不会产生额外的功率消耗，但会减慢信号的传输。这种方式用于时间延迟影响不大的总线驱动电路。串联电阻匹配终端的优势还在于可以减少板上器件的使用数量和连线密度。
9 @: V; M2 z1 Z/ d; H" F/ r　　最后一种方式为分离匹配终端，这种方式匹配元件需要放置在接收端附近。其优点是不会拉低信号，并且可以很好的避免噪声。典型的用于TTL输入信号(ACT, HCT, FAST)。
　　此外，对于终端匹配电阻的封装型式和安装型式也必须考虑。通常SMD表面贴装电阻比通孔元件具有较低的电感，所以SMD封装元件成为首选。如果选择普通直插电阻也有两种安装方式可选：垂直方式和水平方式。
　　垂直安装方式中电阻的一条安装管脚很短，可以减少电阻和电路板间的热阻，使电阻的热量更加容易散发到空气中。但较长的垂直安装会增加电阻的电感。水平安装方式因安装较低有更低的电感。但过热的电阻会出现漂移，在最坏的情况下电阻成为开路，造成走线终结匹配失效，成为潜在的失败因素。
　　6.3 抑止电磁干扰的方法
( d2 N$ N$ q. ?4 g# @7 p8 k　　很好地解决信号完整性问题将改善板的电磁兼容性(EMC)。其中非常重要的是保证板有很好的接地。对复杂的设计采用一个信号层配一个地线层是十分有效的方法。此外，使电路板的最外层信号的密度最小也是减少电磁辐射的好方法，这种方法可采用"表面积层"技术"Build-up"设计制做来实现。表面积层通过在普通工艺 上增加薄绝缘层和用于贯穿这些层的微孔的组合来实现 ，电阻和电容可埋在表层下，单位面积上的走线密度会增加近一倍，因而可降低 的体积。 面积的缩小对走线的拓扑结构有巨大的影响，这意味着缩小的电流回路，缩小的分支走线长度，而电磁辐射近似正比于电流回路的面积；同时小体积特征意味着高密度引脚封装器件可以被使用，这又使得连线长度下降，从而电流回路减小，提高电磁兼容特性。
& J% r+ t8 p+ P* {3 g　　6.4 其它可采用技术
　　为减小集成电路芯片电源上的电压瞬时过冲，应该为集成电路芯片添加去耦电容。这可以有效去除电源上的毛刺的影响并减少在印制板上的电源环路的辐射。
　　当去耦电容直接连接在集成电路的电源管腿上而不是连接在电源层上时，其平滑毛刺的效果最好。这就是为什么有一些器件插座上带有去耦电容，而有的器件要求去耦电容距器件的距离要足够的小。
　　任何高速和高功耗的器件应尽量放置在一起以减少电源电压瞬时过冲。
　　如果没有电源层，那么长的电源连线会在信号和回路间形成环路，成为辐射源和易感应电路。
　　走线构成一个不穿过同一网线或其它走线的环路的情况称为开环。如果环路穿过同一网线其它走线则构成闭环。两种情况都会形成天线效应(线天线和环形天线)。天线对外产生EMI辐射，同时自身也是敏感电路。闭环是一个必须考虑的问题，因为它产生的辐射与闭环面积近似成正比。
2 m" }/ \% m3 j' h　　结束语
) h  O. |" T! D1 X! E1 B) O+ B- K* D　　高速电路设计是一个非常复杂的设计过程，Zuken公司的高速电路布线算法(Route Editor)和EMC/EMI分析软件(INCASES,Hot-Stage)应用于分析和发现问题。本文所阐述的方法就是专门针对解决这些高速电路设计问题的。此外，在进行高速电路设计时有多个因素需要加以考虑，这些因素有时互相对立。如高速器件布局时位置靠近，虽可以减少延时，但可能产生串扰和显着的热效应。因此在设计中，需权衡各因素，做出全面的折衷考虑；既满足设计要求，又降低设计复杂度。高速设计手段的采用构成了设计过程的可控性，只有可控的，才是可靠的，也才能是成功的！