从ARM板块拷了点东西来，自己写了点SDRAM的等长计算，对9260(转自ouravr)

zlei

作者：xiaoerge
% B' _  D1 x! J2 n' G
8 D4 h1 c. x7 P* R/ i& aSDRAM中的信号都是以时钟为参考的，等长的关系三言两语讲不清楚，说一下最复杂的数据线的等长，  
7 w. b0 I, D- i7 X5 t7 x地址线和控制线因为是单向的，比数据线的等长简单，以9260外频100M为例。  

0 c# L! v7 J1 O, I6 ^对于9260，从手册中可以看到，  
SDRAMC19 D0-D15 in Setup before SDCK Rising Edge         0.2 ns  
4 F; j, B" c  I1 \! B; c. BSDRAMC20 D0-D15 in Hold after SDCK Rising Edge                 1.1 ns  
  o/ g6 d' x" w  i5 ?( ]% z( T8 ~SDRAMC21 D16-D31 in Setup before SDCK Rising Edge         0 ns  
& w' [) e. X4 `% p2 `! h; h+ [SDRAMC22 D16-D31 in Hold after SDCK Rising Edge         1.2 ns  
& t/ M3 ?: R' i5 p4 C' R
这里去掉了1.8V的数据。  
对每个方向分别作分析，首先看9260输入/SDRAM输出，这里以MT48LC16M16A2的数据手册作为参考，  
HY57V561620可能更常用，但是其数据手册没有时序图。  
7 S" I8 O& D. r5 b" @) PMT48LC16M16A2-75在100M下CL设为2。  

Access time from CLK (pos.edge)        CL = 2 tAC(2)                6 ns  
Data-out hold time (load)                         tOH        3 ns  

实际上上面的数据也就是说相对于SDRAM的时钟上升沿，数据输出保持时间是3ns，数据建立时间是(10-6)=4ns，  
100M的周期是10ns。  
, W& V, N; T+ G( d9 _& i; Z从9260给出时钟信号上升沿到数据出现在9260的引脚上，由于走线会有一定延时，使得SDRAM的输出时序在9260  
看来，建立时间和保持时间的(4ns-Tpd(CLK)-Tpd(DATA))/(3ns+Tpd(CLK)+Tpd(DATA))，Tpd(CLK)是时钟线走线延迟，  
也就是从从9260给出时钟上升沿到SDRAM收到时钟上升沿的时间是，Tpd(DATA)是数据线走线延迟，  
数据从SDRAM发出到9260收到的延迟。  
设1英寸走线的延迟时间是150ps，数据线的走线是2英寸，时钟线和数据线一样长，也是2英寸，可以计算出建立时间  
和上升时间的裕量，也就是从9260的引脚上看到的实际的数据的建立时间和保持时间分别减去9260要求的数据  
建立时间和保持时间。前面的建立时间和保持时间分别是3.7ns和3.3ns，裕量分别有（对应D0-D15）3.5ns和2.2ns。  
为了将时钟上升沿放在数据的中心，数据线需要比时钟线长，改变时钟线和数据线的长度会影响前面的上升时间和保持时间  
(4ns-Tpd(CLK)-Tpd(DATA))/(3ns+Tpd(CLK)+Tpd(DATA))。实际的长度要求可以用时序裕量除以单位长度的走线延迟  
! |; \- e, A- X: z得到，每英寸的走线的延迟时间在一百多ps。  

对于9260输出数据，SDRAM输入数据，参数如下：  
SDRAMC25 D0-D15 Out Valid before SDCK Rising Edge        4.2 ns  
$ A" y! S. r2 a) ISDRAMC26 D0-D15 Out Valid after SDCK Rising Edge        5.9 ns  
SDRAMC27 D16-D31 Out Valid before SDCK Rising Edge        3.1 ns  
SDRAMC28 D16-D31 Out Valid after SDCK Rising Edge        6.4 ns  
5 S7 ^3 `9 |9 b2 E1 \( {) n* }
/ U" e2 M- J" [' DData-in hold time         tDH        0.8 ns  
0 s% j- Q3 P1 Z" f  _7 {8 }1 iData-in setup time         tDS        1.5 ns  

对于SDRAM，其引脚上看到的数据的建立时间和保持时间分别是(4.2ns+Tpd(CLK)-Tpd(DATA))/(5.9ns-Tpd(CLK)+Tpd(DATA))  
6 K+ Y5 [: H4 S4 D: o走线长度同上，则SDRAM的建立时间和保持时序裕量分别为2.7ns/5.1ns。  

! Z# c$ b. }( \2 M1 w, U9260输入数据的时序裕量比输出数据的时序裕量总体上来说要小，上面的计算只是理想情况下的计算，  
, ^" X' q0 I2 p1 X3 M实际上影响数据时序裕量的因素有很大分布参数，如时钟的抖动，数据的抖动，手册中给出的参数中都是最小值，  
可以认为包括了数据的抖动（我是这样想的）。建立时间和保持时间的时序裕量都需要减去时钟的抖动值。  
另外的一些分布参数包括负载电容、串扰、电源等，都会减小信号的时序裕量。  
0 o) _" Y3 R1 Y
" l7 G5 O8 X; n5 Q  i. q对于地址线和控制线，手册中有相应的参数，和9260输出数据、SDRAM输入数据的情况是一样的。  
9 F, Y9 D1 Y1 n5 D9260的时序还算相对宽松的，POWER PC的处理器要求的时序裕量比9260要大，计算下来不到一个纳秒。  
从上面的计算上来看，就算减掉部分分布参数带来的时序裕量的减小，也还允许若干英寸的长度不匹配。  

, D" X' [6 F% z& L  j走线等长所需要做的就是保证上述时序裕量为正值，地址线和控制线的与时钟线的相对长度都通过时序裕量换算得到。  

先写这么些，有错误请指出。

zlfxia

好好学习天天向上

kukulang

写的很好   赞！

hallen_jumper

再补上一些

ljb_s1

初学者，不懂，先看看

kljy911

感谢分享

quaid_wang

good good study...day day up...thank you

lilinyf

收下，顶了

longchaoe

看不懂啊，怎么办？

wcn312318697

很好，值得参考，谢谢楼主的分享哈！

blue_dh

能看懂一点,差距还很大啊

wcn312318697

疑问点：Access time from CLK (pos.edge)        CL = 2 tAC(2)                6 ns  
Data-out hold time (load)                         tOH        3 ns  0
$ z1 ?1 g4 Z9 w实际上上面的数据也就是说相对于SDRAM的时钟上升沿，数据输出保持时间是3ns，数据建立时间是(10-6)=4ns，100M的周期是10ns
从9260给出时钟信号上升沿到数据出现在9260的引脚上，由于走线会有一定延时，使得SDRAM的输出时序在9260  看来，建立时间和保持时间的(4ns-Tpd(CLK)-Tpd(DATA))/(3ns+Tpd(CLK)+Tpd(DATA))，Tpd(CLK)是时钟线走线延迟。
, B! e6 G, I* a1 E8 b' }
1.对于SDRAM输出数据，我们不是应该去关心9260接收端的数据建立和保持时间吗？那么以上所指的‘对于SDRAM的时钟上升沿，数据输出保持时间是3ns，数据建立时间是(10-6)=4ns，100M的周期是10ns’是怎么说法？？
: s6 Z/ ?4 r1 e
% c/ E9 i* j1 i; B$ L2.对于它数据建立时间和保持时间的计算：(4ns-Tpd(CLK)-Tpd(DATA))/(3ns+Tpd(CLK)+Tpd(DATA))，怎么理解？？按我看到的资料来说，数据的建立时间裕量应该是第一个数据先于第一个采样时钟到达接收端的时间减去器件要求的建立时间。保持时间的裕量是第一个采样时钟先于第二个数据到达接收端的时间减去器件要求的保持时间。
7 C1 V5 e: K( Q' ?! y
0 |8 ?; r: K' C3 P3 I8 ^2 l感觉后面的计算看的不太懂了。。。

风信子—yiyi

看不懂啊，尤其有一点：如果我的走线延时大于时钟的上升沿时间，那么在读的时候，9260接收数据的时钟沿，经过一段时间到达SDRAM，SDRAM在那个时钟沿再发送数据给9260，可是当该数据到达9260的时候，9260这边的时钟已经不是原来的那个沿了，那么就读不到数据啦？可是实际上并不会这样呀

lcywzg2008

不懂，先看看

lcywzg2008

看不懂啊