求助，PCIe链路必须Retrain才能跑到Gen3

gavinhuang

我们系统的PCIe链路示意图如下图所示；
问题：每次开机或者重启后，通过工具可以看到CPU和PEX8724之间的PCIe链路是工作在Gen3的状态，但是PEX8724与下游的PCIe设备之间是工作在Gen1的，通过工具强制让PCIe链路重新训练（retrain）之后，PEX8724与下游的设备之间的链路才能工作在Gen3。


& Y' T) n) w. A, `
3 A% L' _3 X8 j3 z8 z有没有大神可以指导一二，非常感谢！

Jujianjun

PCIE的启动顺序是这样的：
' g) M! m  ]9 A) Z4 o1. PCIE 的root complex上电后，会先由LTSSM状态机开始检测
* l! d( ^$ z, c  k- F( K) `: l' o2. 分别detect -> polling -> Config -> L0,这时候都是工作在2.5G
3. 进入L0后， 会进入recovery状态， 协商进入GEN2或者GEN3
4. 具体的状态图附图所示， 这部分比较抽象， 如有不明白的可以call我电话18621873572
. I; e+ |6 r9 n" @4 L5 g

gavinhuang

Nick.song 发表于 2018-7-19 10:47
請問"通过工具强制让PCIe链路重新训练（retrain）"這段敘述是透過什麼工具?
以及Downstream的Device是什麼 ...

9 {* F' F2 Q8 G" U9 i7 s, w" n$ a谢谢你的回答，以下是你提到的补充信息：
0 R% p- l6 X5 e( v
2 h/ G. B1 i+ c  |4 P1、用类似于PCIScope的工具，PCIe switch有一个“Retrain Link”的寄存器位，这个位默认是0，强制改成1让链路重新训练；
. u9 ^$ Q, j1 S2、Downstream的PCIe device，是M.2接口的SSD，PCIe带宽是x4的；
3、给到PEX8724和4个PCIe device插槽的是同一个source，都是从同一个Clock buffer出来的；
4、Reset信号不是同一个source，以下是Reset信号以及PCIe信号的连接示意，Reset信号算是同源吧，因为FPGA接收到Reset信号后会立刻给PEX8724以及4个Device信号输出reset；

如果怀疑reset信号的话，有2点说不通吧：
4.1、CPU和PEX8724之间每次都能正常工作到Gen3的，无论是开机还是重启，无需retrain，为何PEX8724和down device之间都需要retrain呢？
4.2、把强制retrain的操作通过driver（驱动）装到系统上，开机之后强制retrain，都能工作到Gen3，但是如果此时将系统重启（重启时系统不会掉电，包括FPGA，此时FPGA将reset in直连到out、o1、o2、o3、o4管脚的），重启之后，PEX8724与down device之间又掉到Gen1了，为什么呢？

; T- `, f' @8 r8 J; ~
; E4 Q( r5 o4 D9 k
; r) B% `2 \+ z/ L, \) [0 L

gavinhuang

Nick.song 发表于 2018-7-20 10:10
* {( d5 g4 k8 ^2 O3 M5 u初期我應該會做幾件事情.
0 J& @; L/ ^' R  o6 T1.更換其他Device確認不是單一Device造成.
8 E6 j( \+ f7 P4 A" ^8 _: \2.量測Downstream PCIe 訊號.

. j# [! B% m+ r7 h# W5 ?4 Y& h谢谢你的建议
1、更换过其它Device，至少两块不同的M.2 接口的SSD，还更换过我们自己做的板卡，PCIe信号连到板卡上的FPGA，FPGA是支持PCIe 3.0的，这应该也算是了吧；
' F0 F; V; `9 _! w2、你说的量测Downstream PCIe信号是什么意思？通过设备直接量测接收端的PCIe信号吗？你是怀疑PCIe信号loss太大或者是信号质量不好吗？不过我们也没有设备可量测PCIe信号，小公司·······
3、我刚查了你说的PLX SDK，我第一次听说，是一个PLX官方的纯粹的软件吗？需要购买吗？需要搭配什么硬件才能用吗？能不能麻烦再稍微介绍一下你说的这个办法呢？4、刚刚试了，关掉ASPM没有用；
5 C8 l) R9 M% ^4 M9 j( @
2 Q; @9 C: S9 z* J: X: q) t
" k) A9 _& c. }5 m# I1 `【更正】昨天我说的有一个现象说错了，现在更正一下，我们将强行改寄存器retrain的办法，通过driver装到系统上，开机后能正常工作到Gen3，重启后也没问题，但是如果系统进入睡眠状态，再重新唤醒的话会掉到Gen1。

Jujianjun

是不是有什么寄存器或者芯片的strap pin，在上电时把端口强制为Gen1 ?

Nick.song

請問"通过工具强制让PCIe链路重新训练（retrain）"這段敘述是透過什麼工具?
- i. i. z8 [' E. @* X以及Downstream的Device是什麼裝置?
Reset給PEX8724與PCIe device 是同一個source嗎?
Clock給PEX8724與PCIe device 是同一個source嗎?
' U: Q9 ^/ E6 ?# d可以再補充些資訊嗎?

gavinhuang

Jujianjun 发表于 2018-7-18 13:43
是不是有什么寄存器或者芯片的strap pin，在上电时把端口强制为Gen1 ?

谢谢你的回答。

PCIe switch的strap pin我确认过了，是强制为Gen3的，根据DATASHEET，直连到1.8V。



请问一下，有没有什么类似于日志文件的，能记录PCIe链路training的过程、结果？

Nick.song

初期我應該會做幾件事情.
, n2 U1 n7 b5 x' h, c& `/ R1.更換其他Device確認不是單一Device造成.
2 t; W9 Z$ z' U9 l9 h  _2.量測Downstream PCIe 訊號.
3.透過PLX SDK確認register是否有error訊息.
  q6 {' A8 A# W% l- H( n& z
/ X. I6 A- [* C給你參考.

Nick.song

再補充一個,
  Y$ D. H+ `7 h8 W; Z: U4 h# k8 E( e$ T可以關掉ASPM試看看.

Nick.song

7 U2 P% m$ ~1 O2. Yes,確認是不是訊號品質太Margin導致降速,排除訊號品質的問題.如果沒有儀器只能先計算一下Total Channel loss看一下是多少dB.
: w! E) h8 G9 d6 d/ C3. 請參考 https://www.broadcom.com/products/pcie-switches-bridges/software-dev-kit
' Y5 V: }, G  [0 t+ X7 ~$ x" JSDK可以在系統端直接透過in-band去access PLX chipset,但這需要license,請與FAE洽詢.
5 m, p9 b5 o! D9 z3 c/ ]2 x# K1 Y) K
更正這一個敘述,
# ^8 v' N! V, o3 {是不是進入睡眠後你們的driver沒有再去修改Regiset,
只有開機時才有去修改.
4 D/ S* k' ]5 Q$ h

ykwym

: {! X# }* q! Q
去改serdes的参数吧，PLX的serdes并没有那么的好。PLX有个文档讲怎么调serdes的，不过那文档不是人看的。。。。
" a5 z1 H4 o  W! K2 W" B- T9 r; r- U; U

zymelo

谢谢无私分享

Jujianjun

gavinhuang 发表于 2018-7-20 11:18
谢谢你的建议
& `$ e2 D% b9 `6 N" Y4 C1、更换过其它Device，至少两块不同的M.2 接口的SSD，还更换过我们自己做的板卡，PCIe信号 ...

【更正】昨天我说的有一个现象说错了，现在更正一下，我们将强行改寄存器retrain的办法，通过driver装到系统上，开机后能正常工作到Gen3，

重启后也没问题

，但是如果系统进入睡眠状态，再重新唤醒的话会掉到Gen1。
1 a9 a* j7 @" m0 M+ a6 @

2 p3 R$ o3 f, F& \+ i3 U根据上面这段描述， 很大的可能还是因为上电时，switch工作在了gen1， 因为进入睡眠状态后，是不是在eletrical idle的情况下， switch又回到了上电时的状态 ？


另外LTSSM链路训练时，是没有日志文件的，除非用PCIE 协议分析仪， 来监控分析整个训练的过程
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gavinhuang

Jujianjun 发表于 2018-7-28 16:14
【更正】昨天我说的有一个现象说错了，现在更正一下，我们将强行改寄存器retrain的办法，通过driver装到 ...

+ q" @  y* r) G# x谢谢你的回答。
现在就是不知道为什么上电的时候会工作在Gen1，我们没有协议分析仪，无法监控分析整个训练过程；
1、电源的时序测量过了，CPU发出reset信号之前，PCIe switch的几路电源早早就准备好了
2、更不可能是链路通道的信号质量问题，如果说是链路的Loss太大，为什么让链路重新训练（retrain）之后却又正常了呢？而且，训练时，因为链路loss降低速率应该是降到Gen2，能够降到Gen1，链路要差到什么程度了。
" O1 x0 h) a7 f1 X) ^

Jujianjun

gavinhuang 发表于 2018-7-30 10:16
谢谢你的回答。
0 U1 Z. D9 a- \8 K- T( V现在就是不知道为什么上电的时候会工作在Gen1，我们没有协议分析仪，无法监控分析整个训 ...

同意，根据现象看，应该不像是channel信号质量的问题：
' d9 r- }* C/ ?8 X+ s- h8 P; N3 t
3 q& f: b  I2 b! G- c! g5 k提个建议：通过软件能把LTSSM开始训练的时间往后Delay一下吗？ 我不是很肯定训练状态机是否可以manual control，会不会时钟锁定有关联？ ^_^， 我瞎猜的。

1 ~2 g1 u. z, s谢谢
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