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1#
发表于 2009-2-7 16:44 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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打开菜单tools-》design rule check时发现有一个错误:
' t% x  X$ Q$ ~! A+ d' F+ LProcessing Rule : Short-Circuit Constraint (Allowed=No) (All),(All)
  E& z$ E+ \( c) W5 v6 P0 `6 M   Violation between Pad S1-M(55.7784mm,163.7538mm)  Multi-Layer and
/ x" |. Q$ t# ?) `                     Area Fill (53.4289mm,160.1343mm) (58.5089mm,167.3733mm)  Top Layer
4 G! m# E/ v6 g9 r8 U5 S6 CRule Violations :1 4 A) Z) \% Z7 ~$ H3 _1 X
如图:  a( Q0 e& R: X7 y' V( h2 |& d: ~, a7 Y

" P* h. B9 @; Y* E4 L& |谁知道咋回事噢,那个areafill是啥阿,toplayer我知道是红色的那片,但是没看到线阿?

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2#
发表于 2009-2-9 08:54 | 只看该作者
你顶层的填充(最大的那块红色)和焊盘M,两个不是同一网络的东西叠加在一起,就短路了!

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3#
发表于 2009-2-9 11:12 | 只看该作者
此問題系正常的,可以不予以理會即可

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4#
 楼主| 发表于 2009-2-10 11:21 | 只看该作者
恩,不理会,这是标准库的

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5#
发表于 2009-2-13 23:45 | 只看该作者
我觉得应该修改一下PCB元件的管脚好.不要养成不理会的坏习惯.
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