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798694985 · 发表于 2012-3-13 10:43

我学的是VHDL，毕业设计做这个，PicoBlaze正在学，呵呵。

ninghao23 · 发表于 2012-3-13 22:05

必须参加，我要报名！目前正在学习做xilinx spartan3系列的采集卡，硬件设计还行，就是verilog还不会，迫切需要进一步学习，希望版主继续讨论！！！

ninghao23 · 发表于 2012-3-13 22:13

下面是FPGA内部FIFO的一段verilog代码，抛砖引玉，希望版主把学习项目继续，一起提高。
module fpga_fifo(
rst_n,
iclk,
idata,
oclk,
odata,
fifo_empty,
fifo_full,
stop,
flag
);

parameter length=10'b1000000000;
parameter width=16;
//parameter dimin=6'b000100;

input rst_n; //启动
input iclk; //输入数据时钟
input [1 :0] idata; //输入数据
input oclk; //输出时钟－－接USB同步时钟
input [2:0] flag;

output [width-1 :0] odata;
output fifo_empty, fifo_full;
output stop;

wire [2:0] data_set;

reg [width-1:0] fifo[length-1:0];
reg [width-1:0] idatabuf,idatabuf2,odata;
//reg [1:0] idatabuf1,idatabuf3;
reg [9:0] reddr,wrddr,wrddri,wrddro,wrddro1,wrddro2,reddri,reddri1;
reg fifo_empty, fifo_full;
reg [1:0] clk_set;
reg fifo_empty_tmp0;
reg fifo_empty_tmp1;
reg fifo_empty_tmp2;
reg fifo_empty_tmp3;
reg stop;
reg [31:0] stop_counter;

assign data_set = flag - 1'b1;

//-----------------------------------------------------------------

always@(posedge iclk, negedge rst_n)//输入时钟域
begin
if(rst_n==0)
begin
wrddr <=0;
wrddri <=0;
reddri <=0;
reddri1 <=0;
// data_set <=0;
idatabuf <=0;
idatabuf2 <=0;
fifo_full <=0;
stop <=0;
stop_counter<=0;
end
else
begin
stop_counter<=stop_counter+1'b1;
if(stop_counter==1800*1024*1024)stop<=1;
case(data_set)
3'b000:idatabuf[7:6]<=idata;
3'b001:idatabuf[5:4]<=idata;
3'b010:idatabuf[3:2]<=idata;
3'b011:idatabuf[1:0]<=idata;
3'b100:idatabuf[15:14]<=idata;
3'b101:idatabuf[13:12]<=idata;
3'b110:idatabuf[11:10]<=idata;
3'b111:idatabuf[9:8]<=idata;
endcase
//data_set<=data_set+1'b1;
if(data_set==0)、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、

neu_1101300 · 发表于 2012-3-17 12:41

我最近再搞一个I2C总线的协议，但是只能写第一个字节数据，后面的就写不进去了，很郁闷，我怀疑是不是停止位没停止好呢，大家有没有搞过的啊~~~

vfivj · 发表于 2012-3-18 13:57

没看完~~~~~~ 先顶，好同志

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oneagain · 发表于 2012-4-24 14:56

我也想学，希望多多指教
你的i2c的应答位有吗

jilin090612 · 发表于 2012-4-25 10:02

我也是在学校学了点有关数字时钟类型还有交通灯等方面，也很想往这方面发展，就是不知道从哪里开始，感觉硬件条件不够还有就是没有方向！

jilin090612 · 发表于 2012-4-25 10:13

我能加入吗？我也想加入……

飞鸟羡鱼 · 发表于 2012-4-27 22:56

我最近参考alter公司的源程序做了一个自己的I2C总线控制器，使用的是vhdl语言，做完之后，我对于数据总线的输出高电平始终搞不定，最后只能使用高阻态“Z”,不知道有没有朋友做过这方面的设计，希望能够帮忙解答下

一路格桑花 · 发表于 2012-5-16 23:21

我是学习集成电路设计、芯片反向技术，我也想学习一下这个，可是不知道从哪里入手，求高手指点！！！

ying9621 · 发表于 2012-6-2 10:52

求高人指点下学习学习迫切迫切

huangzhen · 发表于 2012-7-4 14:30

同样的感觉，不知道如何深入下去了

chenbingen · 发表于 2012-7-15 15:34

verilog编写的程序有四段数码管分别显示1234，然后又显示5678，就这样循环下去？
module s4_7seg(clk,rst,

s0,s1,s2,s3,

d0,d1,d2,d3,d4,d5,d6,d7

);

input    clk,rst    ;

output    s0,s1,s2,s3 ;

output    d0,d1,d2,d3,d4,d5,d6,d7 ;

reg [2 :0 ] state ;

reg [2 :0 ] sn ;

reg [7 :0 ] data ;

reg [23:0 ] cnt ;

wire    s0,s1,s2,s3 ;

wire    d0,d1,d2,d3,d4,d5,d6,d7 ;

assign    {s3,s2,s1,s0} = sn ;

assign    {d7,d6,d5,d4,d3,d2,d1,d0} = data ;

always @ ( posedge clk )

  if( !rst )

cnt<=16'b0;

  else

cnt<=cnt+3'b1;

wire clk_slow = cnt[24] ;

always @ ( posedge clk_slow or negedge rst )

  if( !rst )

state<=3'b000;

  else

state<=state+3'b001;

always @ ( posedge clk_slow or negedge rst )

  if( !rst )

begin

sn<=4'b0;

data<=8'b0;

end

  else

case(state)

3'b000:

   begin

   sn<=4'b0001;

   data<=8'b0110_0000;

   end

3'b001:

   begin

   sn<=4'b0010;

   data<=8'b1101_1010;

   end

3'b010:

   begin

   sn<=4'b0100;

   data<=8'b1111_0010;

   end

3'b011:

   begin

   sn<=4'b1000;

   data<=8'b0110_0110;

   end

   3'b100:

   begin

   sn<=4'b0001;

   data<=8'b1011_0110;

   end

3'b101:

   begin

   sn<=4'b0010;

   data<=8'b1011_1110;

   end

3'b110:

   begin

   sn<=4'b0100;

   data<=8'b1110_0000;

   end

3'b111:

   begin

   sn<=4'b1000;

   data<=8'b1111_1110;

   end

endcase

endmodule

这是我自己编写的一段程序，但只有前三个数码管显示123，567，第四个数码管不显示，按照程序应该显示1234,5678的，请哪个大神帮帮忙看看是哪出了问题？

bbsssshheenn · 发表于 2012-7-15 19:22

支持一下！

xy31554406 · 发表于 2012-9-2 23:30

为什么大家不报报自己地址，有可能的话现实里凑一起利用空闲时间做点什么，应该比发帖讨论效率高，我在上海莘庄和徐泾这俩地方来回跑的，FPGA是初学者，玩过的跟楼主差不多，所以现在就感觉好像卡在瓶颈似的，不知道怎么好

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