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楼主: bluskly
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pcie问题咨询

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16#
 楼主| 发表于 2018-4-20 22:37 | 只看该作者
超級狗 发表于 2018-4-20 14:08
% u( y$ L* d) |" R布拉斯基發現自己惡搞已經躲起來了!6 A, c( Z  G3 y' B8 s) \

2 q0 w7 J1 b- |2 q9 O这两天都在调试,目前结果看来应该是自己之前认识不够充足。
. F' N# H- q1 C# V. D  r测试了很多COM-E卡,发现有些卡确实通过SI5344以后不能识别PCIE设备,我们项目是一个COM-E卡挂了6个PCIE设备。采用SI5344的目的是因为很多PCIE的从设备还有系统时钟和接口时钟,这些时钟的频率是不相同的。而且很多时钟对于相位抖动有特定的一些要求,采用SI5344是因为其 Ultra-low jitter of 90 fs rms这个要求。而且根据PCIE从设备的时钟要求如下:' I0 S5 m3 P# m  a& Y0 [

4 }- G& t5 |: W5 z$ _所以觉得很多晶振和buffer麻烦,而且频率都不一样。于是就用了这个芯片。) R9 U1 ^8 r) K8 U+ Y
为了时钟树的简单,于是就采用了PCIE时钟进入IN0通道,输出一路100M的pcie,在采用SI53301的时钟buffer出多路时钟给6路的PCIE从设备提供PCIE refclk。, V7 K" r9 t+ N  C6 d2 K; Y
5 d3 n( J3 [$ d! a
关于耦合方式都是按照芯片的匹配方式做的,应该没啥问题。目前看来引起这个问题还是时钟不是同源处理,估计COM-E卡内部也能够配置或者其他的,正在考虑跟COM-E卡的技术支持进行探讨。
) m; K# V0 @/ `. N/ Z8 j8 L  i$ A  Y; W& S# l. M1 |/ X8 b, d
出现了这个问题,特地查了一些相关的资料,根据PCIE规范看来,不同源也是可以的,但是对于时钟要求更高。! ?$ P) q; Z& [) H" |
1 L' K# z. L' i2 t! q: m) y* J
一般而言,为了减少麻烦,最好是采用同源时钟来设计。
" [7 o. N9 Y4 X一般大家推荐也是采用同源时钟来使用。( L% V7 Y# W) I3 u- Z

7 I4 N3 a# J7 _# ?5 n6 E4 z/ A% n6 M3 ]; [6 Y1 U# [& n- H

  b( B8 K$ ]# r9 e& L/ C8 @最后,将自己找到的几个相关的资料发出来,大家以后设计的时候也注意一下。$ y: A( x" v* b8 L+ B
AN562.pdf (11.37 MB, 下载次数: 1)
, ~" a" F4 M0 p" B' U% ?1 I$ Q& v AND9202-D.PDF (179.35 KB, 下载次数: 2) 6 r1 y( R3 q5 ?6 _% k. E4 r& n1 L
IDT_AN843_APN_20140513.pdf (1.81 MB, 下载次数: 1)
- G3 H# l( d. M! n/ a
: j3 y5 {1 k; {* U
4 j/ @, k5 x) j0 s) W4 x

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该用户从未签到

17#
发表于 2018-4-20 22:57 | 只看该作者
本帖最后由 超級狗 于 2018-4-20 22:58 编辑
. G: }% ^' Y/ \/ r# p: O
* H4 {8 i# T0 Z/ WSiliconLabs Clock Buffer Quick Slection Guiide, S) ?8 n. d  H
, Q6 |, L; Z' {9 v  D
  D3 Q6 ~' S" ], z# _0 J
4 D2 t" r6 E& f' T& y) d  R: G# s
) G9 p; {: l( S' b. ]) @

SiliconLabs Clock Buffer Quick Slection Guide.jpg (209.71 KB, 下载次数: 3)

SiliconLabs Clock Buffer Quick Slection Guide.jpg

clock-buffers-quick-reference.pdf

1.81 MB, 下载次数: 0, 下载积分: 威望 -5

该用户从未签到

19#
发表于 2018-4-24 10:46 | 只看该作者
会不会驱动能力的问题?
  • TA的每日心情
    擦汗
    2019-11-15 15:00
  • 签到天数: 1 天

    [LV.1]初来乍到

    21#
    发表于 2018-5-4 16:09 | 只看该作者
    000000000000

    该用户从未签到

    22#
    发表于 2018-5-22 20:48 | 只看该作者
    虽然楼主做了很多验证了,但是从理论分析来看,这个问题可能根本原因还真不是时钟同频同相导致,本身高速接口就有机制搞定两端不同频的问题,多半还是时钟质量导致,抖动的可能性较大。

    点评

    你说的 我也怀疑过。并且单独在pcie device端直接给过一个100M的晶振SI9121+SI53306的buffer输出作为refclk。不再使用cpu同步下来的refclk,但是实际情况就是不能够link起来。难道跟pcie device有关系?  详情 回复 发表于 2018-5-30 16:00

    该用户从未签到

    23#
     楼主| 发表于 2018-5-30 16:00 | 只看该作者
    ABCDJ 发表于 2018-5-22 20:48
    6 M9 x9 Q3 q) i% F* S虽然楼主做了很多验证了,但是从理论分析来看,这个问题可能根本原因还真不是时钟同频同相导致,本身高速接 ...

    * e4 E+ n9 ~+ W; D' t你说的 我也怀疑过。并且单独在pcie device端直接给过一个100M的晶振SI9121+SI53306的buffer输出作为refclk。不再使用cpu同步下来的refclk,但是实际情况就是不能够link起来。难道跟pcie device有关系?. B9 b: i' Z) o8 G9 D
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