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楼主: bluskly
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pcie问题咨询

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16#
 楼主| 发表于 2018-4-20 22:37 | 只看该作者
超級狗 发表于 2018-4-20 14:08
" ^5 V) y$ D# M2 M- G- U布拉斯基發現自己惡搞已經躲起來了!( Q9 g8 l; \. a7 x$ N9 m' E) F" d
, l! j) B" M& o4 X6 `8 l: ^' h
这两天都在调试,目前结果看来应该是自己之前认识不够充足。
  L2 K2 \7 A1 P( r0 O/ x* Z测试了很多COM-E卡,发现有些卡确实通过SI5344以后不能识别PCIE设备,我们项目是一个COM-E卡挂了6个PCIE设备。采用SI5344的目的是因为很多PCIE的从设备还有系统时钟和接口时钟,这些时钟的频率是不相同的。而且很多时钟对于相位抖动有特定的一些要求,采用SI5344是因为其 Ultra-low jitter of 90 fs rms这个要求。而且根据PCIE从设备的时钟要求如下:- a0 ^5 w; X* ~% V% Y) _! h4 N+ F
7 v9 A6 `$ O- ]3 G3 v" Q9 M
所以觉得很多晶振和buffer麻烦,而且频率都不一样。于是就用了这个芯片。
8 O, u5 |# N6 p* S: r为了时钟树的简单,于是就采用了PCIE时钟进入IN0通道,输出一路100M的pcie,在采用SI53301的时钟buffer出多路时钟给6路的PCIE从设备提供PCIE refclk。; r$ a8 a8 _/ d& n
) ?: J) Y! A( `$ E
关于耦合方式都是按照芯片的匹配方式做的,应该没啥问题。目前看来引起这个问题还是时钟不是同源处理,估计COM-E卡内部也能够配置或者其他的,正在考虑跟COM-E卡的技术支持进行探讨。
, `. P8 F) G+ t1 g0 v1 f" V2 [5 ?5 y* O+ c5 }4 b5 m
出现了这个问题,特地查了一些相关的资料,根据PCIE规范看来,不同源也是可以的,但是对于时钟要求更高。0 g( D7 J: L' {. Y
7 h0 ]+ B" a6 q( ?9 @$ e
一般而言,为了减少麻烦,最好是采用同源时钟来设计。4 s7 X& s4 o9 ]4 F
一般大家推荐也是采用同源时钟来使用。$ q+ J4 F: A& H+ E4 C' ]4 @1 ]
0 A, Z4 Y5 v- l* }$ D; B8 [

  Z6 c7 _  m( A" ^3 ]) i9 T) F% k  b7 q
最后,将自己找到的几个相关的资料发出来,大家以后设计的时候也注意一下。
7 v9 s! F, e' l: ^' X AN562.pdf (11.37 MB, 下载次数: 1) " b6 R2 o' _4 _* f
AND9202-D.PDF (179.35 KB, 下载次数: 2) * R4 l) f# q2 S# ?, `) E
IDT_AN843_APN_20140513.pdf (1.81 MB, 下载次数: 1)
9 \3 p5 X; z, W$ a5 p& N/ S8 p7 u7 s8 l" Z; H4 e

* ~+ M$ |' \! a

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17#
发表于 2018-4-20 22:57 | 只看该作者
本帖最后由 超級狗 于 2018-4-20 22:58 编辑
  e$ \: X' Y, h; k7 i
/ @+ T4 A$ g8 L8 G: R  J! x2 _; ~SiliconLabs Clock Buffer Quick Slection Guiide
* t1 B' D4 T+ W$ `
4 \  i5 o2 L+ B' Z
! u. c0 A/ b. x" _' E; y7 m0 S) Q& ^0 {) ]& E" b% y/ d
; [& p6 G9 H, k, t

SiliconLabs Clock Buffer Quick Slection Guide.jpg (209.71 KB, 下载次数: 0)

SiliconLabs Clock Buffer Quick Slection Guide.jpg

clock-buffers-quick-reference.pdf

1.81 MB, 下载次数: 0, 下载积分: 威望 -5

该用户从未签到

19#
发表于 2018-4-24 10:46 | 只看该作者
会不会驱动能力的问题?
  • TA的每日心情
    擦汗
    2019-11-15 15:00
  • 签到天数: 1 天

    [LV.1]初来乍到

    21#
    发表于 2018-5-4 16:09 | 只看该作者
    000000000000

    该用户从未签到

    22#
    发表于 2018-5-22 20:48 | 只看该作者
    虽然楼主做了很多验证了,但是从理论分析来看,这个问题可能根本原因还真不是时钟同频同相导致,本身高速接口就有机制搞定两端不同频的问题,多半还是时钟质量导致,抖动的可能性较大。

    点评

    你说的 我也怀疑过。并且单独在pcie device端直接给过一个100M的晶振SI9121+SI53306的buffer输出作为refclk。不再使用cpu同步下来的refclk,但是实际情况就是不能够link起来。难道跟pcie device有关系?  详情 回复 发表于 2018-5-30 16:00

    该用户从未签到

    23#
     楼主| 发表于 2018-5-30 16:00 | 只看该作者
    ABCDJ 发表于 2018-5-22 20:48" _* g9 l$ F0 Z8 ^
    虽然楼主做了很多验证了,但是从理论分析来看,这个问题可能根本原因还真不是时钟同频同相导致,本身高速接 ...
    ( i& R- a9 t5 B+ c7 j2 k$ l1 s* r. f
    你说的 我也怀疑过。并且单独在pcie device端直接给过一个100M的晶振SI9121+SI53306的buffer输出作为refclk。不再使用cpu同步下来的refclk,但是实际情况就是不能够link起来。难道跟pcie device有关系?
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