FPGA仿真

caoweifeng

我最近在使用cadence仿真，建立一个差分电路，只要差分信号串联电容后，其直流分量的幅值就不同，您帮我解释下吗？谢谢
, O6 p* R: l7 U; e' d; V9 M

heliu0017

你需要把你的电路图一起贴出来。

gavinjzz

差分信号串联电容本来就是隔直通交

arod13

要看你串聯電容值多大~~通常在做仿真會用0歐姆來取代電容值不然會有DC不收斂導致DC Level整個偏掉發生非因果性關係

caoweifeng

arod13 发表于 2018-3-12 11:14
要看你串聯電容值多大~~通常在做仿真會用0歐姆來取代電容值不然會有DC不收斂導致DC Level整個偏掉發生非因 ...

- y( g* f7 w8 d电容470pF,谢谢您的回复
7 z. W7 b. b  O. t' j8 Z

arod13

假設說是高速Interface如SATA,PCIe,SAS等這類的
$ z( S1 Q5 F, j1 `通常電容都是用0.1uF或0.01u左右
470pF太小低頻的部分包含DC會被濾掉
$ r) ^3 D& t' u9 @: i7 Q如果把時間拉長來看波型會發現整個都在飄
總之不建議用那麼小的電容

caoweifeng

arod13 发表于 2018-3-13 19:51
! J4 R- V( l2 ?8 Z, y假設說是高速Interface如SATA,PCIe,SAS等這類的
& e* Z! a, c/ f6 E: i通常電容都是用0.1uF或0.01u左右
1 }; H' Y6 y1 s/ C& C5 r4 |8 R470pF太小低頻的部分包 ...

% {) I* l0 P! A好的。大谢。。

zcs525

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ganxianwu

常见问题，软件仿真差分带AC耦合电容就会出现。原因是电容没充满电，直流点达不到要求。需要修改下电容的模型。增加个spice语句，让电容在0s之前充满电。