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DRC没错,但是却不能生成网络表??

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1#
发表于 2009-1-16 11:00 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 zyylover 于 2009-1-16 11:12 编辑 5 u' @% G! G$ Y1 S' n! `" l

- s3 T  f0 l* S' vorcad画了一个电路图,经过修改DRC终于没有错了,但是生成网络表时却出现了错误,信息如下:1 h) g  V3 m  V9 D1 e
DRC时的信息:1 u- @( o) ]" c. }& U' w) r" l

( t  a6 X' b! ^* y生成网络表时的信息:! v0 z4 @  M& ~9 I, q

) A2 x* Z$ z" @" q5 X - I8 o: [2 r+ S2 \3 \
不管错误继续导入网络表出现信息如下:
; p- j0 p5 M6 H; V* G  v# n2 `

生成网络表时出现的错误.jpg (235.55 KB, 下载次数: 5)

生成网络表时出现的错误.jpg

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2#
发表于 2009-1-18 13:22 | 只看该作者
把netlist.log传上来看看呢,你贴的图片上看不出有用的信息

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3#
发表于 2009-1-20 12:43 | 只看该作者
本帖最后由 袁荣盛 于 2009-1-20 21:49 编辑
) N6 v* b( G# C: e8 y: N! h9 |& }
+ M3 ]! O1 ^2 `) ?+ D8 p" O元件的PCB Footprint属性都添加了么?
$ }, t- Y5 q8 I; U7 |: F4 i张伊园同学

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参与人数 1贡献 +2 收起 理由
numbdemon + 2 谢谢支持

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4#
发表于 2009-1-22 14:42 | 只看该作者
楼主不关注阿,问了问题就跑

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5#
 楼主| 发表于 2009-2-12 10:32 | 只看该作者
本帖最后由 zyylover 于 2009-2-12 10:33 编辑
7 P  w' A/ B3 i3 \5 f- p/ V
" O& z; X, ?, w2 _+ {3# 袁荣盛 呵呵,都添加了的呀,DRC检查时都没错也,但是就是生成网络表时就不行了,
; K+ E5 Q$ O9 [/ d$ P3 _( j
$ V/ ]0 N' s/ F0 h2 l" ?! ?* ^- s + }% w4 l/ G: ?! s% j" V7 D( {. |. o
6 I$ u$ t8 y- }% M2 |
直接确定,随后出现Allegro界面,然后导入网络表,
/ c) `: m8 }. B0 C. d3 m
& E3 \* x8 {1 z+ C出现这个文件后就不能导入原件了。) S6 b2 P, E, @
原理图中的封装信息都添加了的。

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6#
发表于 2009-2-12 10:51 | 只看该作者
传上来看下

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7#
 楼主| 发表于 2009-2-12 11:07 | 只看该作者
6# dingtianlidi 什么传上来看一下呀,呵呵,我都传上来了呀。

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8#
发表于 2009-2-12 13:05 | 只看该作者
不要把Capture导出网表和Allegro导入网表放在一起做
0 g' Y- L7 J& L, g( B/ J& l& X分开一步一步做
2 `$ A. w' }& V2 t' Z2 J然后再检查确认哪一步出了问题/ x$ G9 @2 K7 o2 z: z
capture导出网表前确认所有器件的PCB Footprint都已设置了值

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9#
发表于 2009-2-12 18:09 | 只看该作者
8# 袁荣盛
! h9 u0 c+ V3 @3 t2 }* [3 s
9 a: O; u$ }& T/ U7 ?看到一个熟人,哈哈。

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10#
发表于 2009-2-12 22:13 | 只看该作者
上面的错误好像是说没有封装,

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11#
发表于 2009-2-13 09:30 | 只看该作者
3# 袁荣盛 呵呵,都添加了的呀,DRC检查时都没错也,但是就是生成网络表时就不行了,! k0 X! y6 a+ @( Z0 C
6 i5 h6 Q! g8 t! w+ ^0 C! c
直接确定,随后出现Allegro界面,然后导入网络表,
' n- M' ]- e+ Q$ {( `4 |zyylover 发表于 2009-2-12 10:32

! Q! s# d. o/ C5 l' j9 g# B; U# S  H+ r+ x, V8 b4 Q0 P0 ^
你是第一方直接生成的吧? 在目录下看下netlist.log看下
7 v' H- L  b; m% j2 e
, v& D! s+ K0 n7 g8 j你用第三方可以试下~

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12#
 楼主| 发表于 2009-2-13 10:27 | 只看该作者
11# superlish , b- z. s+ a: M: S% ?. n* I4 ]

7 c8 B" Q! r. f0 k" L1 v我不知道你说的第三方生成是什么意思,我说一下我做这一段的步骤吧:) ^& S1 ~- z; P  A( d
1、首先绘制原理图,这里有几个元件是自己画的因为库里面没有,然后画了相应的封装,并且把所有元件与其封装对应起来(对元件设置的相应的值)。+ c1 ^; w- B" ~
2、DRC检查,选择page1,点击 ,如果有错误检查错误并改正,直到DRC检查没错。
6 @( V, h; k/ _4 @! O3、生成网络表,在相同页面下,点击 ---->
4 H1 a# \# u# H8 ^* ? 点击确定,----->! m5 C+ n! E6 z/ J+ O% n
确定---->
0 I" j5 d3 d6 Z) b7 T OK---->
  _" x  j8 f5 q. {' U4 `
% \* |' Q; a/ y( U这是生成网络表时出现的问题,大家帮忙看看到底是怎么回事吧。

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13#
发表于 2009-2-13 13:00 | 只看该作者
导出网表时不要选中creat or update...
# G  {+ ?/ Z: e: ^然后打开Allegro,file--import logic
4 F8 R3 z$ X, N. @1 u  B选择cis  下面网表路径要对应你Capture CIS生成网表时的那个路径就OK了

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14#
 楼主| 发表于 2009-2-14 11:02 | 只看该作者
13# 袁荣盛
  X2 B2 n$ f" S/ i0 s师傅!按照你说的做了,但是还是出现了这个
: b1 h1 p2 n+ h
/ D9 f* N: v) ?5 j/ {9 o不能成功导入网络表,是怎么回事呀?!

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15#
发表于 2009-2-14 11:27 | 只看该作者
Allegro的design path中的路径要设置正确7 n$ `: D* M3 v- j' a4 e4 a
pad path设置为你pad放置的路径3 H# P, T4 |# u% w
psm path设置为你psm ssm fsm 等等*sm放置的路径,有几个路径设置几个路径
( f0 }; v" C: C, O( `+ i( w7 kAllegro查找的时候从上往下查找的,最上面的优先级别最高
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