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从网上找了一些解释，感觉不错，先看着：, k' \: z4 u( `, e7 Z
DDR的总线一般分为3组，数据组、地址/控制组、时钟组( P9 I2 L/ }9 g- a
& o! e; d. w$ q' \& T# [3 F0 }其中，数据组由DQ数据线，DM数据屏蔽线，DQS锁存线组成，他们之间有共同的等长关系* t6 G1 ~( `$ z% s5 f v, H
6 V" |1 E# o K, d% \$ c) U( X: \4 v地址/控制组由地址和控制线组成，他们之间又是有共同的等长关系8 u/ ~ V- h7 W: S* T5 B1 B
% P8 S4 |. {% P7 N6 T9 K& _& K
为什么两组线与时钟的等长关系不同？因为速率不同. m) J/ z2 ^) N
2 d! f2 [; e# u0 l- R+ I
目前DDR的时钟基本上是采用源同步差分时钟。
. b" O+ ^6 E' k% \9 E: }* o$ D1 n) x0 m" s2 A/ p+ M
数据线在时钟的上升和下降源都采样数据1 T) d* P- Y/ W% ?
: n) o3 d& x2 }# t
地址/控制线仅在时钟的上升沿采样速据8 B% B1 l/ n: @" c
0 c! {6 W: v4 A1 O1 k, `9 {1 Y数据的速率是同等时钟SDRAM的两倍，因此叫DDR，而地址的速率没有增加。数据比时钟的时序更紧张，因此等长关系会更严格。 |
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发表于 2008-1-29 15:12
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楼主
非常感谢楼主了，只是仿真我不会做啊！ 
但还是有收获的！
发表于 2008-1-30 08:52
