CPLD/FPGA仿真发现/联想

zgq800712

在 做cpld数码管动态扫描的时候；发现仿真波形在 抖动；
查看了 一下 抖动在 一个数据的下降沿和另一个数据的的上升沿；这使我想起了开关电源里的开关损耗：上升的电压与下降的电流交叠，下降的电压与上升的电流交叠；FPGA里面也有类似的问题？翻开几本CPLD/FPGA的书籍；抖动在时序仿真里多有出现；

3 N1 ?* U  t; H$ W6 o0 J- y    用单片机控制CPLD做4位数码管动态扫描；郁闷的是如果显示4位多是0或9什么的相同的数数码管就会显示正常；4位不同的时候显示不正常，有明暗位显示；正是郁闷；是扫描频率问题？时序问题？


另外一个发现；数据宽度和1/2CLK（时钟）宽度一样,无法仿真，输出没有变化；
比如一个CLK时钟，高电平10nS，低电平10nS，在高电平的10nS输入一个10nS的高电平输入，方正输出无变化（数据上升沿触发）；把CLK值改成高电平100nS，低电平100nS，CLK上升沿的时候输入100nS的高电平输入；同样无输出；这是这么回事呢？
$ X1 F& w" Z. K, Q5 f如果是200nS的输入就没有关系了（即2倍）；1-2倍间的非整数倍没有试过
$ G' v6 o3 c7 u' L2 A
[ 本帖最后由 zgq800712 于 2008-12-21 09:15 编辑 ]