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xilinx demo DDR4&PCIE3&optical module

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发表于 2017-11-7 10:28 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 紫菁 于 2017-11-7 10:58 编辑
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$ ]: ?8 {5 W* U" V! j这个板子个人感觉挺好的,BGA BREAK OUT全部使用VIA IN PAD的方法。 PCIE是削手指的工艺,外围有很多高速的光模块差分信号。 有不少可以学习的地方,和大家分享一下;; R& Q; \2 q3 N2 a- {" ~
注意文件是 allegro格式的8 ~* c0 I* ]. R* O+ t# }& m. Y2 t
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发表于 2020-6-5 09:45 | 只看该作者
qingtian52014 发表于 2018-1-5 15:04
3 ]( g. W6 A% f谁讲下 LAY20信号层,同层的DDR4的走线,同层为何不走一样的线宽?  其体现在DDR4的 地此线上面。若说是夹 ...
+ [; X2 K4 Q" R: E+ ?) h
对于差分线来说,前后两段线宽有差别,原因有两点,1.按原线宽出线,走线间距太近了,怕加剧串扰,所以改成小线宽来走线,同时小线宽和原线宽阻抗控制都可以做到一致的,就不存在阻抗不连续的情况。2.生产工艺的问题。对于单端走线那边,不同的线宽阻抗肯定会失配,但是主要小线宽这一段距离尽量小,满足芯片的要求,问题不大的# R% I- c/ d2 r- c
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    奋斗
    2023-3-6 15:55
  • 签到天数: 39 天

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    发表于 2020-4-6 15:07 | 只看该作者
    qingtian52014 发表于 2018-1-5 15:04, K) E4 T6 {, a2 x$ e9 g! s
    谁讲下 LAY20信号层,同层的DDR4的走线,同层为何不走一样的线宽?  其体现在DDR4的 地此线上面。若说是夹 ...

    5 \- `/ J( x, s' y$ s7 |& N1.是不是跨平面分割了的地方,所以才需要进行加粗
    0 v, L- o, q! ^2.走线加粗本身就有抗干扰的能力增强
    . i& K9 j5 e- K" S, |3.我的问题是这样线宽不一致,突然改变,会造成阻抗突变?你这个是参考上的经典?" }! T; Z" u% h- E6 u7 ?
    4.参考文件的权威度是如何?  V9 P! \4 U8 X. D
    5.我老是金币不够下载不到,可以分享给我?766267001@qq.com非常感谢,我也想学习下好的做法?一起探讨下
    ' _8 K! `& o3 b; f) j9 N

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    发表于 2020-3-31 10:00 | 只看该作者
    这个板子个人感觉挺好的,BGA BREAK OUT全部使用VIA IN PAD的方法。 PCIE是削手指的工艺,外围有很多高速的光模块差分信号。 有不少可以学习的地方,和大家分享一下;)
  • TA的每日心情
    开心
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  • 签到天数: 586 天

    [LV.9]以坛为家II

    2#
    发表于 2017-11-7 13:59 | 只看该作者
    学习一下,非常感谢

    该用户从未签到

    7#
    发表于 2017-11-15 16:23 | 只看该作者
    学习一下,非常感谢

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    10#
    发表于 2017-11-15 19:52 | 只看该作者
    有没有原理图啊,有原理图就更好了
    * `! U. F0 r* Q* G$ K7 v

    点评

    没有原理图  详情 回复 发表于 2020-4-6 12:53

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    11#
    发表于 2017-11-15 20:56 | 只看该作者
    下载学习了$ z# P( n" R' `* x8 r6 e+ E

    该用户从未签到

    14#
    发表于 2017-11-21 12:54 | 只看该作者
    学习一下,非常感谢
    & s3 q3 e, H& e: W
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