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xilinx demo DDR4&PCIE3&optical module

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发表于 2017-11-7 10:28 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 紫菁 于 2017-11-7 10:58 编辑 ' f! Y- v; \% L- e. j- G  ~  Z! i5 I
1 C8 S( q0 z" \9 h5 o$ }1 s5 r
( b. S0 e! B% ?$ p
这个板子个人感觉挺好的,BGA BREAK OUT全部使用VIA IN PAD的方法。 PCIE是削手指的工艺,外围有很多高速的光模块差分信号。 有不少可以学习的地方,和大家分享一下;( t% @% N* [3 s! _
注意文件是 allegro格式的
% c" Q2 T2 J2 I' ^: ?5 T' ]
游客,如果您要查看本帖隐藏内容请回复
2 }3 S. S# D8 l

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发表于 2020-6-5 09:45 | 只看该作者
qingtian52014 发表于 2018-1-5 15:04
* n  f# z& R* F0 F$ U3 i谁讲下 LAY20信号层,同层的DDR4的走线,同层为何不走一样的线宽?  其体现在DDR4的 地此线上面。若说是夹 ...

' v+ s  W9 j: s- k0 r/ S对于差分线来说,前后两段线宽有差别,原因有两点,1.按原线宽出线,走线间距太近了,怕加剧串扰,所以改成小线宽来走线,同时小线宽和原线宽阻抗控制都可以做到一致的,就不存在阻抗不连续的情况。2.生产工艺的问题。对于单端走线那边,不同的线宽阻抗肯定会失配,但是主要小线宽这一段距离尽量小,满足芯片的要求,问题不大的
) z- I: Q7 M! l, b
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    发表于 2020-4-6 15:07 | 只看该作者
    qingtian52014 发表于 2018-1-5 15:04
    3 H' `/ g6 A8 j' _: H, a谁讲下 LAY20信号层,同层的DDR4的走线,同层为何不走一样的线宽?  其体现在DDR4的 地此线上面。若说是夹 ...

    5 J5 E  v. u0 T8 d1 ~- u1.是不是跨平面分割了的地方,所以才需要进行加粗! F  k1 T- Z$ E* W1 o
    2.走线加粗本身就有抗干扰的能力增强
    ! b5 t# ]% u- v3.我的问题是这样线宽不一致,突然改变,会造成阻抗突变?你这个是参考上的经典?8 j: F  G' _- T0 J4 \
    4.参考文件的权威度是如何?) M! S) D" R# @6 g
    5.我老是金币不够下载不到,可以分享给我?766267001@qq.com非常感谢,我也想学习下好的做法?一起探讨下
    1 G4 a. G( I0 M6 [8 c

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    推荐
    发表于 2020-3-31 10:00 | 只看该作者
    这个板子个人感觉挺好的,BGA BREAK OUT全部使用VIA IN PAD的方法。 PCIE是削手指的工艺,外围有很多高速的光模块差分信号。 有不少可以学习的地方,和大家分享一下;)
  • TA的每日心情
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    [LV.9]以坛为家II

    5#
    发表于 2017-11-7 13:59 | 只看该作者
    学习一下,非常感谢

    该用户从未签到

    10#
    发表于 2017-11-15 16:23 | 只看该作者
    学习一下,非常感谢

    该用户从未签到

    13#
    发表于 2017-11-15 19:52 | 只看该作者
    有没有原理图啊,有原理图就更好了
    9 N0 E( _+ w! e) [/ K+ M7 i/ ?7 m

    点评

    没有原理图  详情 回复 发表于 2020-4-6 12:53

    该用户从未签到

    14#
    发表于 2017-11-15 20:56 | 只看该作者
    下载学习了
    $ u+ ?) G% {2 F: E, Q  y  D8 \

    该用户从未签到

    17#
    发表于 2017-11-21 12:54 | 只看该作者
    学习一下,非常感谢8 V6 l7 e* k4 g
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