xilinx demo DDR4&PCIE3&optical module

beebeevincent

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这个板子个人感觉挺好的，BGA BREAK OUT全部使用VIA IN PAD的方法。 PCIE是削手指的工艺，外围有很多高速的光模块差分信号。 有不少可以学习的地方，和大家分享一下；
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3v3__yiya

qingtian52014 发表于 2018-1-5 15:04
! g  L* t1 w$ e谁讲下 LAY20信号层，同层的DDR4的走线，同层为何不走一样的线宽？  其体现在DDR4的 地此线上面。若说是夹 ...

4 \& F1 Q9 N& B1 M( W- m1 h对于差分线来说，前后两段线宽有差别，原因有两点，1.按原线宽出线，走线间距太近了，怕加剧串扰，所以改成小线宽来走线，同时小线宽和原线宽阻抗控制都可以做到一致的，就不存在阻抗不连续的情况。2.生产工艺的问题。对于单端走线那边，不同的线宽阻抗肯定会失配，但是主要小线宽这一段距离尽量小，满足芯片的要求，问题不大的

muzhengdong

qingtian52014 发表于 2018-1-5 15:04
4 V' t- e7 t# T9 W* e谁讲下 LAY20信号层，同层的DDR4的走线，同层为何不走一样的线宽？  其体现在DDR4的 地此线上面。若说是夹 ...

* t# x' r! Z3 |/ C1.是不是跨平面分割了的地方，所以才需要进行加粗
2.走线加粗本身就有抗干扰的能力增强
0 Z5 g' z' m1 z, ?& y  T7 {( M3.我的问题是这样线宽不一致，突然改变，会造成阻抗突变？你这个是参考上的经典？
4.参考文件的权威度是如何？
+ w4 j: X1 u) e# E# I6 Q5.我老是金币不够下载不到，可以分享给我？766267001@qq.com非常感谢，我也想学习下好的做法？一起探讨下

候天怡123

这个板子个人感觉挺好的，BGA BREAK OUT全部使用VIA IN PAD的方法。 PCIE是削手指的工艺，外围有很多高速的光模块差分信号。 有不少可以学习的地方，和大家分享一下；)

llyygg

学习一下，非常感谢

Haiting32451

1 ?# E# {0 h& \2 _1 m1 o学习一下

zhenli888

学习一下

lhhuan

学习

rongzhai

学习一下

wcz83

学习一下，非常感谢

zhangzuo

学习学习
' ?$ x& p/ a3 G; x: _/ {  L# f

dqwuf2008

看看啊
- F* y% |& s! S/ V2 U0 Q

dqwuf2008

有没有原理图啊，有原理图就更好了
2 L2 D6 r/ o, Y! I0 T, T; K; s

sjj372674200

下载学习了
6 {, S* l8 d5 i5 g, N

IO357

学习一下

IO357

学习一下

marco5512

学习一下，非常感谢
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zc333

5 I1 f! J# F- T4 p1 f学习一下