xilinx demo DDR4&PCIE3&optical module

beebeevincent

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8 |) z' E7 M1 j5 s4 p6 N4 b这个板子个人感觉挺好的，BGA BREAK OUT全部使用VIA IN PAD的方法。 PCIE是削手指的工艺，外围有很多高速的光模块差分信号。 有不少可以学习的地方，和大家分享一下；
注意文件是 allegro格式的

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3v3__yiya

qingtian52014 发表于 2018-1-5 15:04
! c/ u0 n8 B, P% @" W9 B谁讲下 LAY20信号层，同层的DDR4的走线，同层为何不走一样的线宽？  其体现在DDR4的 地此线上面。若说是夹 ...

/ H7 m" m2 s1 _3 P% R2 s" Y" l5 j对于差分线来说，前后两段线宽有差别，原因有两点，1.按原线宽出线，走线间距太近了，怕加剧串扰，所以改成小线宽来走线，同时小线宽和原线宽阻抗控制都可以做到一致的，就不存在阻抗不连续的情况。2.生产工艺的问题。对于单端走线那边，不同的线宽阻抗肯定会失配，但是主要小线宽这一段距离尽量小，满足芯片的要求，问题不大的
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muzhengdong

qingtian52014 发表于 2018-1-5 15:04
% C6 D" j7 m9 q0 t0 v谁讲下 LAY20信号层，同层的DDR4的走线，同层为何不走一样的线宽？  其体现在DDR4的 地此线上面。若说是夹 ...

) u* k# [; C% `3 Z$ M: J- K- M) c) s! K1.是不是跨平面分割了的地方，所以才需要进行加粗
6 u! I* Z* A" D, P7 ?* C( j" e4 @+ Y2.走线加粗本身就有抗干扰的能力增强
- [( [1 D: M: c) b) h0 w3.我的问题是这样线宽不一致，突然改变，会造成阻抗突变？你这个是参考上的经典？
1 @7 B  w6 q1 i: ^& X4.参考文件的权威度是如何？
5.我老是金币不够下载不到，可以分享给我？766267001@qq.com非常感谢，我也想学习下好的做法？一起探讨下
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候天怡123

这个板子个人感觉挺好的，BGA BREAK OUT全部使用VIA IN PAD的方法。 PCIE是削手指的工艺，外围有很多高速的光模块差分信号。 有不少可以学习的地方，和大家分享一下；)

llyygg

学习一下，非常感谢

Haiting32451

学习一下

zhenli888

学习一下

lhhuan

学习

rongzhai

学习一下

wcz83

学习一下，非常感谢

zhangzuo

学习学习

dqwuf2008

看看啊

dqwuf2008

有没有原理图啊，有原理图就更好了
6 |! d$ b, i) C$ C, J3 i

sjj372674200

下载学习了

IO357

学习一下

IO357

学习一下

marco5512

学习一下，非常感谢
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zc333

, R& [9 p/ \+ p学习一下