关于Verilog中always块敏感信号的疑问与讨论

Haiting32451

现在有一always模块，代码如下always@(posedge Sysclk or negedge Rst_n)                 if(!Rst_n)begin ; _$ k& \7 |2 |7 e                        复位语句; , `+ |% l& U1 A0 {8 P                end + s0 P8 J* n/ N: o6 I4 T. ?                else begin                         语句0；                 end 然后如果我要在敏感信号中添加 上升沿条件1 触发，编译器就会报错？ . ?# D0 c; E1 O) p always@(posedge Sysclk or negedge Rst_n or posedge 条件1) 9 e2 A7 V5 F& H/ n                if(!Rst_n)begin                         复位语句;                 end / W. v: j& p* G: w7 v                else if(条件1) begin , U  @5 Q( C  j4 t* u. a- H                        语句0；                 end + g$ `0 n% j4 j是不是Verilog中，不支持2个 posedge？ 如果要这么做只能先用assign把信号连起来再写入敏感信号列表？

4 r- p3 d! ~' ]2 i2 O/ R# M6 ^' ^* b

laurence

虽然verilog这样写没有错，但是考虑一下实际的触发器电路，只有一个时钟和一个异步复位是对边沿敏感的，你再添加信号就没办法综合了。