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[Cadence Sigrity] 用Power SI 3DEMF Full-Vave 仿真是提示短路

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发表于 2017-9-15 08:50 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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只是仿真两条表层的直线的,把PCB文件导入POWER SI的3DEMF Full-Vave,按照help的操作,最后开始仿真时,提示 short circuts found!
" B: A' t3 U6 L  x* Voutput栏提示warning: Port is connected across different layers!
% H, s. R! l9 j请问各位大神,有没有遇到同样的情况?
& F* J4 O# H& ]8 ^( R# f% q还有个疑惑,自动生成PORT之后,为什么软件会自己修改叠层,还把以前的参考层上的铜删除,为什么啊?; K7 H6 L/ b* B. E6 N5 [

该用户从未签到

2#
发表于 2019-3-28 16:26 | 只看该作者
是不是没有设置回流参考层?
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