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请教 关于数字信号延迟和逻辑门

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1#
发表于 2017-6-16 16:25 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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各位好,
2 }2 j% ]5 \# A3 C: p0 Y/ ?每当遇到一些拿不准的问题,就习惯性的发到这里和大家探讨一下:
% x. x3 r+ }& n+ z, i4 Y我现在有一个脉宽只有2ns的脉冲,要把它反向,常规的非门输入到输出的延迟就有2.8ns以上,请问这种情况还能用非门给这个2ns的脉冲做反向吗?非门会把上升沿和下降沿都延迟2.8ns还是可能会探测不到这么窄的脉冲?非门的型号暂时定为SN74ALVC04。
, t' S9 V) Q5 m9 ~  I, m" g% n

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2#
发表于 2017-6-17 16:56 | 只看该作者
坐等高手解释

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3#
发表于 2017-6-19 09:44 | 只看该作者
我觉得跟延迟没关系,会不会把2NS信号吃掉得看芯片处理信号频率的最大值

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4#
发表于 2017-6-19 23:50 | 只看该作者
楼主可以考虑考虑告诉运放,通过高速运放反向

点评

嗯,是个办法,谢啦  详情 回复 发表于 2017-6-23 11:08

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5#
发表于 2017-6-20 22:33 | 只看该作者
樓主這個疑慮是應該存在的。多年前一位同事用 74HC04 設計一個 66MHz 有源晶振電路,結果根本不會動作。
: U! q; G( m/ S) t% k
2 U/ Q9 j: y: u6 `: Z, E+ C) u後來發現傳統 CMOS 邏輯閘的延遲時間約為 25ns,換算成頻率只到 40MHz,改成 74AHC04 就會動了。
5 n$ t: H1 L$ F% f( x) g, B
; G9 f0 H2 A, _6 E. J/ T8 Q  j) o% P* k

该用户从未签到

6#
发表于 2017-6-20 22:56 | 只看该作者
啊哈~
& @. E9 H/ ^% ?: ~1 D
* B* n; V; {$ |6 G5 CECL 2-Input Differential XOR/NXOR Gate MC10EP08-D
# r2 l! L8 |2 E+ ^. N6 w5 j2 g
+ z- v& N7 P3 ^$ J* [不過你的訊號源要怎麼搞成這樣咧~???+ q/ g4 W$ |) A# p3 E5 U

" k3 g: I+ @" n) J
& r' ]- C- o6 |+ v0 V- E
3 H; m- ]" B7 e+ V

MC10EP08-D.PDF

172.5 KB, 下载次数: 6, 下载积分: 威望 -5

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8#
发表于 2017-6-21 23:02 | 只看该作者
ECL Logic Gate 有 Single-End 的啦!* n* Y" e; K9 c  L2 y# `! r
4 o" r  p+ c6 c# x

MC10EP01-D.pdf

170.13 KB, 下载次数: 11, 下载积分: 威望 -5

点评

太感谢版主的支持了!我把板上留个选项试一下  详情 回复 发表于 2017-6-23 11:08

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9#
 楼主| 发表于 2017-6-23 11:08 | 只看该作者
超級狗 发表于 2017-6-21 23:02
% c3 l5 _( a6 b0 D$ t0 NECL Logic Gate 有 Single-End 的啦!
6 C4 u" w8 v* Q9 {
太感谢版主的支持了!我把板上留个选项试一下2 O# Z. U# L. s+ H+ H! D$ E

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10#
 楼主| 发表于 2017-6-23 11:08 | 只看该作者
hefuzhang 发表于 2017-6-19 23:50
& d& \( n; G" L# b5 q楼主可以考虑考虑告诉运放,通过高速运放反向
+ n. s2 @! C" {1 V
嗯,是个办法,谢啦
8 T* z. n; L6 J1 I' X7 B0 t* Q

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11#
发表于 2017-7-4 16:23 | 只看该作者
狗版主的狗粮,一撒一大把啊
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