请教大家一个关于Protel 设计规则的问题

huabuaa

我画完原理图后，生成网络表，在PCB中导入网络表布局的时候发现这样的问题：两个器件分别放在底层和顶层，但是要重叠放，这样为什么显示绿色的呢？并且进行DRC检查是出现这样的错误：
Violation         Net P1.1   is broken into 2 sub-nets. Routed To 0.00%
1 G( Y: A' j" |  _' P! ~     Subnet : JP3-8   
     Subnet : U1-2     
   Violation         Net P1.0   is broken into 2 sub-nets. Routed To 0.00%
5 U0 i9 v) k! G  i8 d     Subnet : JP3-7   
     Subnet : U1-1     
3 l5 ^  I+ t* C$ C& A6 p# H, [/ E   Violation         Net P0.4   is broken into 2 sub-nets. Routed To 0.00%
# B, L5 C3 H, M- z) o8 K+ G, S5 f     Subnet : JP2-10   
2 W8 u9 i! B2 y5 v. U     Subnet : U1-35   
' G2 l9 J# U: P* ]% B   Violation         Net P0.3   is broken into 2 sub-nets. Routed To 0.00%
     Subnet : JP2-8   
& j, k# O( H8 X- k" p# w5 q     Subnet : U1-36   
3 c/ V( a% ~$ O0 N0 c: d1 i   Violation         Net P0.2   is broken into 2 sub-nets. Routed To 0.00%
1 w3 k5 F. f3 a8 |# s6 f     Subnet : JP2-6   
7 d6 W+ q' o! w4 }6 ~     Subnet : U1-37   
   Violation         Net P0.1   is broken into 2 sub-nets. Routed To 0.00%
     Subnet : JP2-4   
# B! ]1 H  m% u: h     Subnet : U1-38   
   Violation         Net P0.0   is broken into 2 sub-nets. Routed To 0.00%
! _8 ^2 }6 D6 e: c* C" T     Subnet : JP2-2   
1 b& H1 p6 h6 f+ A" D     Subnet : U1-39   
+ l4 p% p1 z; [( n( M  |% {   Violation         Net NetY1_2   is broken into 3 sub-nets. Routed To 0.00%
2 o% D9 Z# L/ i2 \: |, S     Subnet : U1-18   
     Subnet : Y1-2  
' j% n( ^# p' Y+ Q) [请问这是什么原因啊？需要进行什么设置？谢谢！
5 ~4 @! C- c2 S3 w图片在附图中：
7 h/ e( l+ E9 ]" r) CY1,SW5,SW6,U1在底层，u1在底层，这样画为什么会出现绿色呢？请不吝赐教，谢谢！

yihafewu

问题1：你的某网络被分成了两部分（好奇怪哦，怎么都是两部分）
       也即，该网络有个引脚没被连上！
问题2：你的元件怎么能重叠放呢！有安全间距的呀！！

lhhuan

Violation         Net P1.1   is broken into 2 sub-nets. Routed To 0.00%
4 z% x1 i; a, v6 L    Subnet : JP3-8   
    Subnet : U1-2     
" }6 q8 y* e+ `/ i0 K; t. G$ \0 Y! l诸如之类的错误是因为还没有布线

在design rules设置中找到component clearance 去掉对号，即在规则检查时不对它进行检查即可在顶底层同一位置放置元件

yihafewu

原帖由 lhhuan 于 2008-12-1 10:21 发表
1 G# Z) Y! L1 Q  iViolation         Net P1.1   is broken into 2 sub-nets. Routed To 0.00%
) A5 _$ D+ P3 Q: }5 Z& t6 J* z8 R% r    Subnet : JP3-8   
    Subnet : U1-2     
3 G, U: [  V% N# R+ v诸如之类的错误是因为还没有布线
4 c' l; i: e' Z1 y
在design rules设置中找到component clearance 去 ...

6 h& j. t( C1 i$ \- R7 l) M1 E0 T你的第一点我同意，但是第二点“在design rules设置中找到component clearance 去 ... ”我不同意：
如他上传的图，几个器件都是直插式的，当然不允许重叠在一起，否则板做出来后怎么焊接？

zgq800712

Violation         Net P1.0   is broken into 2 sub-nets. Routed To 0.00%EDA365论坛网站|PCB论坛|PCB layout论坛|SI仿真技术论坛8 w* A: s, O5 t: G' k. `9 B* q
, u$ m6 A" p8 t1 D! O9 d2 l  这个意思是P1.0网络 被分割成2个子网络，（表达能力有限） ，就是P1.0网络上有2个节点没有布线，即2个焊盘过孔没有连上； 布线率0.00% 即根本没有布线；

下面是 AD7的 未布线检查

Un-Routed Net Constraint: Net SCL
' U" G3 v3 s- S$ x0 Uis broken into 2 sub-nets. Routed To 50.00%
( N3 ?, k/ D  e! s$ J) gSubnet : R5-1
Subnet : IC2-6 IC3-25
1 u3 M9 @' i7 ?: ?



2 B$ A/ ^! h7 |" l! ^去掉   component clearance    就是去掉元件间距检查；比如要在你的单片机下放元件可以去掉，但是有高度限制，比如你在单片机下放个继电器，继电器很高，你单片机还能焊上去吗？除非你的芯片插座比继电器还高

[ 本帖最后由 zgq800712 于 2008-12-2 09:12 编辑 ]

neo_guan

你的第一点我同意，但是第二点“在design rules设置中找到component clearance 去 ... ”我不同意：
如他上传的图，几个器件都是直插式的，当然不允许重叠在一起，否则板做出来后怎么焊接？
- K+ \- \, E  N* }9 ~yihafewu 发表于 2008-12-1 10:35

我同意，上图中都是直插式元件，不是smd元件，不能重叠放。

RYAN505

再補充一下：
0 Z' d& w6 w$ f# g# i" p問題1：
Violation         Net P0.4   is broken into 2 sub-nets. Routed To 0.00%EDA365论坛网6 r: e9 C. `6 B. h1 j4 k. D
- `: j2 C' X4 k1 L) [$ M     Subnet : JP2-10   
2 o( @0 g/ B; ~( s2 |  b: {5 S- O5 IEDA365论坛网站|PCB论坛|PCB layout论坛|SI仿真技术论坛     Subnet : U1-35   
5 d8 R  E3 l1 N" q. a& ?. t含義就是該網絡有兩個PIN腳未連接上
0 p, Q( u8 Z) X4 i8 T" P0 B$ J5 }問題2：
為什麽貼片元件沒有這種問題呢？反而是直插方式出現安全間距問題呢，主要是因為，BOTTOM面元件的零件孔有深入到TOP面元件U1的元件範疇之內了，而這剛好違背RULES的，所以不是不可以放，只是我們的軟體是人為地設置的，它也就很忠誠地維護的職責罷了，^_^！

jimmy

可以重叠放。
; B  z, Z$ V# ^( B: ~4 ]/ A
1 \2 a# k" v% _1 z6 _8 `U1是用了IC座，上面的IC可以插下来。
" C- G# B, b7 e5 X4 O" s; H
9 }0 ^1 _; b; W4 W/ u1 ^估计LZ是因为想省下成本。有创意。

zhenglu2030

应该是在印制板绘制界面的rules中好像后数第二还是第三个选项卡里，把检查设为多层，不要QUICK就OK了