问：海思HI3520D这块两层的demo板DDR3未做等长照样跑，如解？

shiyi_jiang

我在学习DDR3布线时，一个十分突出的要求就是，走线要等长处理，保证时序。（当然还有很多其他要求，这里不一一说。）然而，我看了这块海思HI3520D的这块两层DEMO板，数据线的最长走线差不多是最短走线的两倍，地址线最长走线也可达到最短走线的两倍。相差太大，根本未做等长嘛！问题是人家跑得起来丫，这不科学！！！
9 v/ O$ F* n& [1 _' x! h7 s* t) C再来吐槽下阻抗控制，这个共面阻抗控制跟那种很多层叠的阻抗控制方式，效果有什么不同么？（总有点不放心的感觉^_^）
1 t0 Z' U# l  w0 W" c, [另外，这个样子控制阻抗，貌似不怎么用当心串扰问题了噢？旁边包着地呃！
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/ v" Q8 t3 r* J) T  a; `求指导，求分析！！！

cz0924

还在的3520D阻抗是参考表层处理   所以每个线边上都有个地线，3520D对DDR3在IC设计的时候就考虑了DDR的走线，所以3520D在DDR走线部分非常的顺  没有交叉  3520D的DDR走线没有太多的参考价值  IC内部做了等长处理，这个用于DVR的产品   为了成本考虑   做两层板  

shiyi_jiang

cz0924 发表于 2017-3-1 13:36
还在的3520D阻抗是参考表层处理   所以每个线边上都有个地线，3520D对DDR3在IC设计的时候就考虑了DDR的走线 ...

8 a; q4 r+ v) X5 }4 g9 F3 l这个的确。3520D的DDR管脚在芯片设计时做好了考虑，布线方便。
2 K3 {  ^' R% i& ?- f0 D只是你说的这个“在IC内部做了等长处理“是什么意思啊？
4 R+ O3 |; {( e% Y

shiyi_jiang

张湘岳 发表于 2017-3-1 17:34
这个不是共面地吧,有的线两边都是地,有的只有一边有.

# q! v9 b9 J8 `8 m% Q这个不知道了。
7 i$ B; Q+ Z2 i% J# H+ ]/ O在HI3520D的硬件设计用户指南里面有提到，有单端信号两边包地的阻抗控制，有单端信号单边包地的阻抗控制，还有单端信号两边走信号线的阻抗控制。没搞清楚是怎么做到的。
# p  `( h+ m" y- U

shiyi_jiang

我干脆把DEMO板的PCB也传上来吧！

northseawind

记的以前看过一个资料，DDR3控制器在发地址地址和数据之前，会自动先发一个测试信号，把延时记录下来，然后再进行通讯，这样信号线就不太用考虑等长了，因为DDR控制器已经通过延时给你处理了

松哥无敌

强烈关注这个问题。

huo_xing

海思的东西不要作参考，他家的芯片在pcb上做等长要考虑芯片内部的长度

l888888h

具体看一下差多少
  e7 m7 Y& l0 L) `! H( h: H等长有一个范围的

张湘岳

这个不是共面地吧,有的线两边都是地,有的只有一边有.

shiyi_jiang

huo_xing 发表于 2017-3-1 15:53
/ I5 G0 C1 N! g1 z) l2 L海思的东西不要作参考，他家的芯片在pcb上做等长要考虑芯片内部的长度

$ L8 s% m+ D0 j* M/ f是的哩。封装那么大。芯片内部的DDR引线都不知道有多长。

风凌天下

嘻嘻，我知道，海思的芯片一般DDR做好之后呢，不能动任何一根线，等长不要硬件处理，软件会在时序上调整。曾经我司出现过一次海思案例就是改板的时候，动了海思芯片DDR部分的某几根线，导致DDR跑步起来。软件对应的已经补偿时序了，改板layout的时候不用你再绕它

风凌天下

省成本啊，在阻抗控制要求不严的情况下，是可以这么做的，只要芯片能跑起来，就行！海思是国内华为的芯片，所以它可以提供技术支持，在软件上去调时序比硬件方便多了，当然这样改板需要注意不能动DDR部分的任何线

shiyi_jiang

风凌天下 发表于 2017-3-3 19:47
. A6 c2 `6 [7 F) d' h  g( r  z$ Y省成本啊，在阻抗控制要求不严的情况下，是可以这么做的，只要芯片能跑起来，就行！海思是国内华为的芯片， ...

+ o' F' O- u8 R' Z是啊，画 板的时候直接用Demo板改过来的，DDR部分直接用Demo板的，一点没动，不过有些地方做起来挺麻烦的。