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DDR4地址线阻抗问题

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该用户从未签到

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1#
发表于 2016-9-21 14:38 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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4片DDR4串连,地址线如何控制阻抗,请大神帮帮忙; _8 p/ ?! P' N

该用户从未签到

2#
发表于 2016-9-21 16:30 | 只看该作者
你看是不是单端阻抗50欧姆  看看规格书
  • TA的每日心情
    开心
    2020-5-19 15:39
  • 签到天数: 10 天

    [LV.3]偶尔看看II

    3#
    发表于 2016-9-22 10:41 | 只看该作者
    不是单纯的单端50,从控制器第一片开始地址线两端的单线控制40欧姆,时钟85欧姆,中间控制单线50欧姆,差分100欧姆;等长要求:+/-10mil最佳

    点评

    讲的很对。  详情 回复 发表于 2021-1-18 11:12
    为什么第一段和第三段为相同的40,不是第一段为60,第三段为40,或者第一段为40,第三段为60呢  详情 回复 发表于 2016-9-22 16:25

    该用户从未签到

    4#
     楼主| 发表于 2016-9-22 16:25 | 只看该作者
    本帖最后由 仁爱 于 2016-9-22 16:26 编辑
    ) D% k, N) J+ O) k" ^- z) {: [* w5 B# D
    980155498cai 发表于 2016-9-22 10:41% D% E$ W  Q* v6 S
    不是单纯的单端50,从控制器第一片开始地址线两端的单线控制40欧姆,时钟85欧姆,中间控制单线50欧姆,差分 ...
    5 f: w5 i3 T: i- s* r
    为什么第一段和第三段为相同的40,不是第一段为60,第三段为40,或者第一段为40,第三段为60呢,时钟线为什么是85,而差分线是100,地址线中的差分线不就是时钟线吗
    0 M( @% u9 r/ \" S* ?! t

    点评

    一般情况下,单线是50,差分式100,你明确这个吗??  详情 回复 发表于 2016-9-23 11:07
  • TA的每日心情
    开心
    2020-5-19 15:39
  • 签到天数: 10 天

    [LV.3]偶尔看看II

    5#
    发表于 2016-9-23 11:07 | 只看该作者
    仁爱 发表于 2016-9-22 16:25
    9 h2 J. \; Y  E为什么第一段和第三段为相同的40,不是第一段为60,第三段为40,或者第一段为40,第三段为60呢,时钟线为 ...
    . U" ?/ W7 E/ P& a) E6 W
    一般情况下,单线是50,差分式100,你明确这个吗??+ w. Z6 v8 O( h

    该用户从未签到

    6#
    发表于 2016-9-25 17:22 | 只看该作者
    是不是和拓扑结构有关吧
    + E. H+ s8 ?, r8 O( s& n
  • TA的每日心情

    2020-7-21 15:38
  • 签到天数: 21 天

    [LV.4]偶尔看看III

    7#
    发表于 2016-9-29 17:28 | 只看该作者
    没做过这么高端的路过..
    , |" V2 j- v. D不过单端 阻抗相差20ohm,基本参考同一个参考层就没法做了....就像做75ohm一样

    该用户从未签到

    8#
    发表于 2016-10-9 14:09 | 只看该作者
    这个要根据实际的芯片资料来吧,像INTEL一般会对每一类信号阻抗有特殊要求,也有一些芯片只要按单端50,差分100控制即可

    该用户从未签到

    9#
    发表于 2016-10-27 22:15 | 只看该作者
    不同芯片厂家DDR阻抗是不一样的   以实际厂家layout guide 为准

    该用户从未签到

    10#
    发表于 2021-1-18 11:12 | 只看该作者
    980155498cai 发表于 2016-9-22 10:41
    * G# N$ c5 O6 e0 [不是单纯的单端50,从控制器第一片开始地址线两端的单线控制40欧姆,时钟85欧姆,中间控制单线50欧姆,差分 ...

    : R9 W5 G5 o$ X) u讲的很对。3 A- G1 g0 o, N( `" `  V
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